把RTL内部信号引出观察

最新推荐文章于 2024-08-05 18:44:18 发布
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文章标签： fpga verilog fpga开发
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通过在Testbench 模块中实例化 RTL 模块的名字与“.”定位到 RTL 模块中的信号，如果要引入到
Testbench 模块中的信号是 RTL 模块多层实例化中最底层的信号则需要从顶层的实例化
RTL 模块的名字与“.”依次传递，直到最后定位到内部的信号。这样我们就把 RTL 模块
中的内部信号引入到 Testbench 模块中了。之所以这样做是因为我们要在 ModelSim 的
“Transcript”界面中打印 RTL 模块中内部信号的信息以方便观察验证，直接实例化 RTL
模块的方式只能够将 RTL 模块中的端口信号引入到 Testbench 模块中，而不能将 RTL 模块
的内部信号引入到 Testbench 模块中，所以无法在 ModelSim 的“Transcript”界面中观察打
印的信息。例如
在这里插入图片描述

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