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Verilog学习
Patarw_Li
在读小白一枚
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Verilog学习(SPI协议的Flash驱动控制)
SPI通信模式为主-从模式 ,分为一主一从、一主多从:片选线CS用于主机选择对应的从机进行通信,片选线置低电平为通信开始信号,被拉高则为开始信号。原创 2023-06-03 17:26:58 · 2594 阅读 · 0 评论 -
Verilog学习笔记(串口RS232,基于野火教程)
其中SPI和I2C为同步通信接口,双方时钟频率相同。而UART属于异步通信接口,没有统一时钟,靠起始位和终止位来接收数据。上图为 串口的通信方式,可以同时收发(全双工通信)。其中rx负责接收,tx负责发送,每次发送10bit数据(起始位+8bit数据+停止位),从最低位开始发送。波特率为每秒钟传输的码元数量,单位为Bps。而比特率为每秒传输的bit个数,单位为bps。比特率=波特率x单个调制状态对应的二进制数。在串口中比特率=比特率x1。原创 2023-05-31 22:20:51 · 2319 阅读 · 7 评论 -
Verilog之阻塞赋值与非阻塞赋值
阻塞赋值的符号用 “=” 表示,对应的电路结构往往与触发沿没有关系,只与输入电平的变化有关系。它的操作可以认为是只有一个步骤的操作,即计算赋值号右边的语句并更新赋值号左边的语句,此时不允许有来自其他Verilog语句的干扰,直到现行赋值的完成,才允许下一条的赋值语句的执行。串行块(begin-end)中,各条阻塞赋值语句将以它们在顺序块中的排列次序依次执行。在阻塞赋值中,因为a,b,c的赋值在begin-end中是串行执行的,所以最后的结果为a=3,b=5,c=8。原创 2023-04-11 10:22:44 · 825 阅读 · 0 评论 -
Verilog学习笔记九(串口指令处理器)
【代码】Verilog学习笔记九(串口指令处理器)原创 2023-04-03 20:34:34 · 128 阅读 · 0 评论 -
Verilog学习笔记八(串口数据接收与发送)
等空闲状态只需一次(保证有10bit以上的连续的1): verilog代码:三、串口数据发送verilog代码:原创 2023-03-30 19:38:00 · 912 阅读 · 0 评论 -
Verilog学习笔记七(简单状态机代码设计--三角波发生器)
【代码】Verilog学习笔记七(简单状态机代码设计--三角波发生器)原创 2023-03-30 14:49:05 · 393 阅读 · 0 评论 -
Verilog学习笔记六(相邻点累加)
同样要注意这个地方的执行顺序。原创 2023-03-29 21:06:36 · 223 阅读 · 0 评论 -
Verilog学习笔记五(秒计数器,verilog执行顺序)
这里面的内容都是顺序执行的,比如b=a;c=b,先执行一条,再执行下一条,那就是c=a了 如果里面有两组if/else,就是先执行前一组,再执行后一组。c原创 2023-03-29 16:31:03 · 876 阅读 · 0 评论 -
Verilog学习笔记四(时序逻辑,计数器和伪随机码发生器)
【代码】Verilog学习笔记四(时序逻辑,计数器和伪随机码发生器)原创 2023-03-28 22:47:44 · 311 阅读 · 0 评论 -
Verilog学习笔记三(补码转换和七段译码逻辑设计)
波形图:另一种实现:按位赋值。原创 2023-03-28 20:53:17 · 489 阅读 · 0 评论 -
Verilog学习笔记二(多路选择器)
verilog代码: 波形图: 异名例化:例化相关博客参考:最强Verilog例化说明_奇点FPGA的博客-CSDN博客原创 2023-03-28 16:16:50 · 380 阅读 · 0 评论 -
Verilog学习笔记一(反相器、与非门)
【代码】Verilog学习笔记。原创 2023-03-27 21:29:29 · 1717 阅读 · 4 评论 -
Verilog学习笔记1(特权同学)
组合逻辑实现方式1:always@(电平敏感信号列表,如上图中的x、y,一旦x和y任何一个输入信号发生变化,就会触发always语句往下执行)always模块中的信号必须定义为reg型,仅仅是语法要求,实际实现仍然是wire类型。组合逻辑的输出状态与输入直接相关,时序逻辑必须在时钟上升沿触发后输出新值。组合逻辑的时序较难保证,时序逻辑更容易达到时序收敛,时序逻辑更可控。组合逻辑只适合简单的电路,时序逻辑能够胜任大规模的逻辑电路。组合逻辑容易出现竞争、冒险现象,时序逻辑一般不会出现。异或逻辑的时序逻辑实现。原创 2023-03-21 22:01:53 · 134 阅读 · 0 评论