FPGA开发——UART串口通信（使用FIFO IP核作为缓存，在接收模块后添加检验）

已于 2022-09-11 18:57:34 修改
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文章标签： fpga开发 缓存
于 2022-09-11 18:25:21 首次发布
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FPGA开发——UART串口通信（使用FIFO IP核作为缓存，在接收模块后添加检验）

一、UART简介

1、概述

 UART：是一种硬件功能，是一种主要采用异步串行通信方式的通用异步收发传输器。它通过使用通信接口（例如 RS232、RS422、RS485）来处理通信（即时序要求和数据帧），UART主要的功能：在发送时将并行数据转换为串行数据来传输；在接收时将串行数据转换为并行数据。

 UART的三个接口标准RS232、RS422、RS485主要区别：

接口标准逻辑1逻辑说明优缺点
RS232-15V+15V负逻辑电平；
3线全双工；
点对点双向通信。		传输速度相对较低；
传输距离短 。
RS422差值电压 +(2~5)V差值电压 - (2~5)V差分传输；
4线全双工；
点对多，主从通信；		抗干扰能力强；
传输速度高；
传输距离远。
RS485差值电压 +(2~5)V差值电压 -(2~5)V差分传输；
2线半双工；
多点双向通信；		能实现多个发送；
接收设备双向通信。

 本次使用的初学者FPGA开发板上，所用的串口接口为RS232，是负逻辑电平为逻辑1，3线全双工的接口。UART 提供了一种广泛采用且廉价的方法来实现不同设备之间的全双工或半双工数据交换。

 简单说明一下并行传输和串行传输：
  （1）并行传输：数据的各个位用多条数据线同时进行传输。
  （2）串行传输：将数据分成一位一位的在同一条传输线上逐个传输。
并行传输及串行传输

图1.1 并行通信和串行通信


 简单说明一下单工和半双工以及全双工
  （1）单工：数据只能沿一个方向传输；
  （2）半双工：数据传输可以沿两个方向，但需要分时进行；
  （3）全双工：数据可以同时进行双向传输。

在这里插入图片描述

图1.2 单工、半双工、全双工


 使用FPGA进行UART串口通信的收发实验时，对其硬件实现功能了解个大概就足够了。软件进行UART串口通信的收发实验，主要是在通信协议下的格式，以及数据的传输速率进行设计。

2、通信协议

 （1）数据格式
 UART传输数据的格式：从一个低位起始位 开始，后面是5~8个数据位，一个可用的奇偶检验位和一个或几个高位停止位。只有当接收器发现起始位时，才准备发送数据，并尝试与发送器时钟频率同步。如果选择了奇偶，UART就在数据位后面加上奇偶位。奇偶位可用来帮助错误校验（本次实验没有添加校验位）。
UART数据传输格式

图1.3 UART的数据传输格式

 UART的数据格式既是发送的数据帧格式，也是接收的数据格式。在串口通信中，收发数据都是在数据线上一位一位的传输，因此在收发数据的时候要进行串并转换（可通过移位寄存器来实现）。

 在UART中，信号线上共有两种状态， 分别用逻辑1（高电平）和逻辑0（低电平）来区分，在空闲时， 数据线应该保持在逻辑高电平状态。
  其中各部分的具体意义如下：
 1）起始位（Start Bit）：先发出一个逻辑0信号， 表示传输字符的开始。
 2）数据位（Data Bits）：可以是5~8位逻辑0或1. 如ASCII码（8位）。
 3）校验位（Parity Bit）：数据位加上这一位后， 使得1的位数应为偶数（偶校验）或奇数（奇校验）。
 4）停止位（Stop Bit）：它是一个字符数据的结束标志。 可以是1位、1.5位、2位的高电平。
 5）空闲位：处于逻辑1状态， 表示当前线路上没有数据传输。


 （2）波特率
 串口通信的速率用波特率表示，它表示每秒传输的二进制数据的位数，单位是bps（位/秒），常用的波特率有9600、19200、38400、57600、115200等，本次实验只选用了9600波特率下的UART。
 以FPGA的系统时钟频率50MHz为基础，在9600波特率传输速率下，发送模块和接收模块的发送接收的时钟频率（时钟宽度）计算为：时钟频率为50MHz，说明1s发送或接收50_000_000bit数据，数据传输的速率要求为1s发送或接收9600bit数据，所以可讲50_000_000 / 9600 即可得到9600波特率下的时钟频率（计数值的最大值）



二、FIFO说明

1、FIFO 简介

 FIFO （First Input First Output）：先进先出队列，是 FPGA 开发中使用频率很高的单元，主要应用在需要数据缓冲且数据符合先进先出规律的同步或异步场合。对于FIFO，最简单的形象对比，可以比作成在超市排队结账，先来的先结账，后来的后结账，当然其中去掉了插队这种特种情况。

 就个人理解，FIFO IP核使用频率高是因为它在作为缓存单元时，读写相对独立：写入数据时，只要FIFO未满，无论读出端是否付出数据，都不影响写入端写入数据；读出数据时，只要FIFO内有数据，无论写入端是否写入数据，都不影响读出端读出数据。这个条件，给予了读写两端相应的自由空间操作，例如不同的传送速率，不同的传输判断条件等等。

2、Quartus II软件中FIFO IP核的调用

 通过Quartus II软件调用IP核功能调出FIFO IP核设置页面：

  • 此次实验设置的FIFO为8bit输入，8bit输出，深度为1024，同步复位
    数据格式设置

  • 输出信号引脚设置，虽然用到的只有epmty以及almost full，但基本都勾上了
    输出引脚设置

  • 输出数据的形式为检验到读使后，才读出数据
    数据输出形式


  • 生成FIFO IP核以及inst文件 生成文件


三、系统框图

1、实现功能

 通过从电脑上的串口助手中发送数据，经过UART传输到FPGA的接收端；FPGA接受数据，并检验数据，在FIFO未满时，将其写入FIFO中；当FIFO中存有数据，FPGA通过UART将检验后的数据回返到电脑，在电脑上可通过串口助手观察到检验之后的数据。
 所以具体所需要实现的功能:
 （1）接收功能：
  根据UART传输的数据格式，在检测到开始标识后，将接受的数据（8bit）寄存，时钟到停止位时，将数据传到检验模块进行检验。模块内需要进行波特率计数，传输的1bit位数计数，通过计数值，每接收1byte的数据产生1byte数据接收结束标志给检验模块。
 （2）检验功能
  接收来之UART_RXD模块的接收数据，根据UART_RXD模块的1byte数据接收结束标志对每一位数据检验，并产生写使能，将数据写入FIFO。
 （3）发送功能
  只要判断FIFO有数据（未空），即可读出数据进行发送。其中模块内也需要进行波特率计数，传输的1bit位数计数，通过计数值，每发送1byte的数据产生读使能，读FIFO中的下一字节的数据。


2、模块设计

 根据所需要实现的功能可以得到如下的模块设计框图：
模块框图

图2.1 系统框图
 PC机与FPGA之间分别由两条数据线连接，分别是PC发送数据使得FPGA接收的RXD，以及通过FPGA内部校验之后的数据发送TXD，以达到数据接收数据检验后回返，其中对每个模块进行简单介绍：

  （1）顶层模块

UAER

引脚I/0BIT引脚说明
clkI1系统时钟
rst_nI1低电平复位
rxdI1PC端输入的串行数据
txdO8PC端接收的串行数据

  （2）UART RXD
UART_RXD

引脚I/0BIT引脚说明
clkI1系统时钟
rst_nI1低电平复位
rxdI1PC端输入的串行数据
fifo_rayI1FIFO未满，低电平有效
dinO8FPGA接收的并行数据
rxd_vldO1接收完有效的一包8bit并行数据，高有效

  （3）UART VERIFY

VERIFY

引脚I/0BIT引脚说明
clkI1系统时钟
rst_nI1低电平复位
din8FPGA接收的并行数据
rxd_vldI1接收完有效的一包8bit并行数据，高有效
dout_verifyO8检验完一包8bit的有效接收数据
fifo_wrenO1fifo的写使能，高有效

  （4）FIFO

FIFO

引脚I/0BIT引脚说明
clock(clk)I1系统时钟
aclr(rst_n)I1低电平复位
rdreq(fifo_rden)I1FIFO读使能，高有效
wrreq(fifo_wren)I1FIFO写使能，低有效
data(dout_verify)I8FPGA接收的并行数据
almost_full()O1接收完有效的一包8bit并行数据，高有效
empty()O1接收完有效的一包8bit并行数据，高有效
q(dout)O8FPGA接收的并行数据

  （5）UART TXD

UART_TXD

引脚I/0BIT引脚说明
clkI1系统时钟
rst_nI1低电平复位
doutI8从FIFO内读出的数据
fifo_rdenO1FIFO的读出使能，高有效
txdO1FPGA输出的串行数据

四、代码实现

1、顶层模块

 在Quartus II中，代码仿真之后顶层模块的原理框图
顶层模块原理框图

图2.2 顶层模块原理框图

 在顶层模块中需要例化四个模块：
  （1）uart_rxd：接收模块
  （2）uart_verfy：FPGA内部校验模块
  （3）fifo_8b_8b：调用FIFO IP核，8bit输入8bit输出
  （4）uart_txd：发送模块

  顶层模块代码

module UART_top(
                //INPUT    
                input    clk,          //System clock
                input    rst_n,        //Reset signal is inverted
                input    rxd,          //uart rxd
						  
                //OUTPUT
                output wire    txd     //uart txd
                );

//=======================================================================//
wire          fifo_rden;         //FIFO send enable
wire          din_vld;           //AOS 1 byte number send end enable
wire          almost_full;
wire          almost_empty;
wire          empty;		  
wire          full; 
wire [7:0]    data;                //AOS 1 byte send data    
wire [7:0]    q;          
wire [7:0]    usedw;
wire [7:0]    dout_verify; 
wire [7:0]    din;
  

//=======================================================================// 
//uart rxd
uart_rxd U1_uart_rxd(
                     .clk              ( clk             ),
                     .rst_n            ( rst_n           ),
                     .rxd              ( rxd             ),
                     .fifo_rdy         ( almost_full     ),
							
                     .din              ( din             ),
                     .din_vld          ( din_vld         )		
                     ); 
							
//=======================================================================//
//inst a fifo: 8bit input and 8bit output 
fifo_8b_8b fifo_8b_8b_inst (
                            .aclr          ( ~rst_n        ),     //Reset signal is inverted
                            .clock         ( clk           ),     //System clock  
                            .data          ( data          ),     //Write data     
                            .rdreq         ( fifo_rden     ),     //Read enable
                            .wrreq         ( fifo_wren     ),     //Write enable
                            .empty         ( empty         ),     //FIFO is null signal
                            .full          ( full          ),     //FIFO full signal
                            .almost_full   ( almost_full   ),
                            .almost_empty  ( almost_empty  ),
									 
                            .q             ( q             ),     //Read data
                            .usedw         ( usedw         )      //Amount of available data
                            );

//=======================================================================// 
//uart txd
uart_txd U2_uart_txd(    
                     .clk              ( clk             ),
                     .rst_n            ( rst_n           ),
                     .txd_vld          ( empty           ),
							
                     .dout             ( q               ),						
							  
                     .fifo_rden        ( fifo_rden       ),
                     .txd              ( txd             )
                      );
//=======================================================================//   
uart_verify U3_uart_verify(
                           .clk             (clk        ),
                           .rst_n           (rst_n      ),
                           .din_vld         (din_vld    ),
								
                           .din             (din        ),
									
                           .dout_verify     (data       ),
                           .fifo_wren       (fifo_wren  )
                           );
//=======================================================================//    
endmodule


2、接收模块（uart_rxd）

 无论是接收模块还是发送模块至少都需要两种计数器，第一种功能的计数器是：根据UART的传输协议，以及确定好的传输波特率，基于FPGA的系统时钟频率，计数UART结束或发送每1bit数据的频率（时钟宽度）：

		if(rxd_flag!=0)
		begin
			if(clk_cnt==BPS_CNT-1)
			begin
				clk_cnt<=0;
			end
			else
			begin
				clk_cnt<=clk_cnt+32'd1;
			end
		end
		else
		begin
			clk_cnt<=32'd0;
		end

 该计数器下可设置一个产生采集信号的计数器，每当计数值达到中间位置时，采集信号有效，对数据进行寄存：

		if(clk_cnt==BPS_CNT_1-1)	//在分频计数的中间部分启动信号采集
		begin
			rxd_sele<=1'b1;			//采集信号时钟沿落在有效数据中间
		end
		else
		begin
			rxd_sele<=1'b0;
		end

 第二种功能的计数器是，对FPGA每接收一位1bit的数据进行计数，即当uart_rxd接收有效数据下，且处于采集信号rxd_sele有效，计数值进行加1，而在rxd_flag无效时，rxd_num为零，这是根据rxd_flag的有效判断确定的： 
		if(rxd_flag!=0)
		begin
			if( rxd_sele !=0 )
			begin
				rxd_num <= rxd_num+1'd1;
			end
			else
			begin
				rxd_num <= rxd_num;
			end
		end
		else
		begin
			if(rxd_num==4'd10)
			begin
				rxd_num<=4'd0;
			end
			else
			begin
				rxd_num<=rxd_num;
			end
		end

 对uart_flag进行说明，uart_flga是uart_rxd在作用时的标志符，高电平有效，当检测到接收数据的开始位，即从PC端传输的rxd信号为下降沿时开始有效，一直持续到接收到停止位（也就是第九位数据拉低），再一次检测到数据的开始位为下降沿，有效。主要是作为uart_rxd的一个有效标志位，接收数据存入FPGA的内存寄存器中：

			if(rxd_en!=0)
			begin
				rxd_flag<=1'b1;
			end
			else
			begin
				if(rxd_num==4'd10)
				begin
					rxd_flag<=1'b0;
				end
				else
				begin
					rxd_flag<=rxd_flag;
				end
			end

 数据的开始位为下降沿的判断实现代码，即当检测到，停止位之后（高电平），txd为低电平（起始位）：

always @ (posedge clk or negedge rst_n)
begin
	if(rst_n==0)
	begin
		rxd_d0<=1'b1;
		rxd_d1<=1'b1;
	end
	else
	begin
		rxd_d0<=rxd;
		rxd_d1<=rxd_d0;
	end
end	

//  Detect falling edge   //
assign  rxd_en = rxd_d1 & ( ~rxd_d0 );

 uart_rxd接收数据寄存的功能实现，在采集信号有效的情况下，根据计数值的位置将数据从低位到高位进行寄存： 
	if( rxd_sele !=0 )
	begin
		case( rxd_num )
			4'd0	:	;//忽略开始位
			4'd1	:	begin	din_r[0] <= rxd;	end	//采集中间八位有效数据
			4'd2	:	begin	din_r[1] <= rxd;	end 
			4'd3	:	begin	din_r[2] <= rxd;	end 
			4'd4	:	begin	din_r[3] <= rxd;	end 
			4'd5	:	begin	din_r[4] <= rxd;	end 
			4'd6	:	begin	din_r[5] <= rxd;	end 
			4'd7	:	begin	din_r[6] <= rxd;	end 
			4'd8	:	begin	din_r[7] <= rxd;	end 
			4'd9	:	begin	din_d <= din_r;		end//锁存采集的 8 位有效数据
			default	:	;
		endcase
	end

  接收模块的整体代码

module uart_rxd(
                input  clk,
                input  rst_n,
                input  rxd,
                input  fifo_rdy,
					 
                output wire [7:0]    din,
                output wire          din_vld				 
               );
//=======================================================================//
parameter    CLK = 50_000_000;         //FPGA System clock frequency
parameter    BPS = 9_600;              //Baud rate
localparam   BPS_CNT = CLK / BPS;  	   //
localparam   BPS_CNT_1 = BPS_CNT / 2;	// 			
//=======================================================================//
reg           din_vld_r;					
reg [35:0]    clk_cnt;
reg           rxd_flag;
reg           rxd_sele;
reg           rxd_d0;			//同步
reg           rxd_d1;			//打拍
reg [3:0]     rxd_num;
reg [7:0]     din_r;
reg [7:0]     din_d;
//=======================================================================//
wire	rxd_en;   //Detect falling edge
//=======================================================================//
//  Synchronization and 1 beat Send enable(rxd_vld)   
always @ (posedge clk or negedge rst_n)
begin
	if(rst_n==0)
	begin
		rxd_d0<=1'b1;
		rxd_d1<=1'b1;
	end
	else
	begin
		rxd_d0<=rxd;
		rxd_d1<=rxd_d0;
	end
end	
//  Detect falling edge   //
assign  rxd_en = rxd_d1 & ( ~rxd_d0 );		
//=======================================================================//
always @ ( posedge clk or negedge rst_n )
begin
	if(rst_n==0)
	begin
		rxd_flag <= 1'b0;
	end
	else
	begin
		if( fifo_rdy ==0 )
		begin
			if(rxd_en!=0)
			begin
				rxd_flag<=1'b1;
			end
			else
			begin
				if(rxd_num==4'd10)
				begin
					rxd_flag<=1'b0;
				end
				else
				begin
					rxd_flag<=rxd_flag;
				end
			end
		end
		else
		begin
			rxd_flag <= 0;
		end
	end
end
//=======================================================================//
always @ (posedge clk or negedge rst_n)
begin
	if(rst_n==0)
	begin
		clk_cnt<=31'd0;
	end
	else
	begin
		if(rxd_flag!=0)
		begin
			if(clk_cnt==BPS_CNT-1)
			begin
				clk_cnt<=0;
			end
			else
			begin
				clk_cnt<=clk_cnt+32'd1;
			end
		end
		else
		begin
			clk_cnt<=32'd0;
		end
	end
end
//=======================================================================//
always@(posedge clk or negedge rst_n)
begin 
	if(rst_n==0)
	begin
		rxd_sele<=1'b0;
	end
	else
	begin
		if(clk_cnt==BPS_CNT_1-1)	//在分频计数的中间部分启动信号采集
		begin
			rxd_sele<=1'b1;			//采集信号时钟沿落在有效数据中间
		end
		else
		begin
			rxd_sele<=1'b0;
		end
	end
end
//=======================================================================//
// rxd_num: receive  data bit count   
always @ (posedge clk or negedge rst_n)
begin
	if(rst_n==0)
	begin
		rxd_num<=4'd0;
	end
	else
	begin
		if(rxd_flag!=0)
		begin
			if( rxd_sele !=0 )
			begin
				rxd_num <= rxd_num+1'd1;
			end
			else
			begin
				rxd_num <= rxd_num;
			end
		end
		else
		begin
			if(rxd_num==4'd10)
			begin
				rxd_num<=4'd0;
			end
			else
			begin
				rxd_num<=rxd_num;
			end
		end
	end
end
//=======================================================================//
// uart receive data   
always@(posedge clk or negedge rst_n)
begin 
	if(rst_n==0)
	begin 
		din_d <= 8'd0; 
		din_r <= 8'd0;
	end
	else 
	if( rxd_sele !=0 )
	begin
		case( rxd_num )
			4'd0	:	;//忽略开始位
			4'd1	:	begin	din_r[0] <= rxd;	end	//采集中间八位有效数据
			4'd2	:	begin	din_r[1] <= rxd;	end 
			4'd3	:	begin	din_r[2] <= rxd;	end 
			4'd4	:	begin	din_r[3] <= rxd;	end 
			4'd5	:	begin	din_r[4] <= rxd;	end 
			4'd6	:	begin	din_r[5] <= rxd;	end 
			4'd7	:	begin	din_r[6] <= rxd;	end 
			4'd8	:	begin	din_r[7] <= rxd;	end 
			4'd9	:	begin	din_d <= din_r;		end//锁存采集的 8 位有效数据
			default	:	;
		endcase
	end
end
//=======================================================================//
//  Generate UART receive end enable  
always @ ( posedge clk or negedge rst_n )
begin
	if( rst_n == 0 )
	begin
		din_vld_r <= 0;
	end
	else
	begin
		if( rxd_num == 10 )
		begin
			din_vld_r <= 1;
		end
		else
		begin
			din_vld_r <= 0;
		end
	end
end
//=======================================================================//
assign din_vld = din_vld_r;
assign din = din_d;
//=======================================================================//
endmodule


3、检验模块（uart_verfy）

 检验模块的实现非常简单，只要检测到接收模块的1byte数据接收接收变标志位就进行检验，检验完毕后产生FIFO的写使能，将检验完毕的数据写入FIFO中，检验的条件是接收的数据以ASCII码的形式为0~9和空格时，正常输出，不然数据输出为ASCII码的大写字母A。


  检验模块的整体代码

module uart_verify(
                   input            clk,
                   input            rst_n,
                   input            din_vld,
                   input [7:0]		din,
						
                   output wire [7:0]   dout_verify,
                   output wire         fifo_wren
                   );
//=======================================================================//						
reg	data_vld;
reg	fifo_wren_r1;			//
reg	fifo_wren_r2;			//	
reg   fifo_wren_r3;					
reg	verify_d0;			    //
reg	verify_en;			    //
reg [7:0]  dout_verify_r;
//=======================================================================//
always @ ( posedge clk or negedge rst_n )
begin
	if( rst_n==0 )
	begin
		data_vld <= 0;
	end
	else
	begin
		if(( din<=8'b0011_1001 && din >= 8'b0011_0000 ) || ( din == 8'b0010_0000 ))
		begin	
			data_vld <= 1;
		end
		else
		begin
			data_vld <= 0;
		end
	end
end
//=======================================================================//
//Delay 1 CLK clock, and start outputting dout after determining whether DIN is a number 0-9 and a space_ verify
always @ ( posedge clk or negedge rst_n )
begin
	if( rst_n == 0 )
	begin
		verify_d0 <= 1'b1;
		verify_en <= 1'b1;
	end
	else
	begin
		verify_d0 <= din_vld;
		verify_en <= verify_d0;
	end
end
//=======================================================================//
always @ ( posedge clk or negedge rst_n )
begin
	if( rst_n == 0 )
	begin
		fifo_wren_r1 <= 1'b0;
		fifo_wren_r2 <= 1'b0;
		fifo_wren_r3 <= 1'b0;
	end
	else
	begin
		fifo_wren_r1 <= din_vld;
		fifo_wren_r2 <= fifo_wren_r1;
		fifo_wren_r3 <= fifo_wren_r2;
	end
end	

assign fifo_wren = fifo_wren_r3;
//=======================================================================//
always @ (posedge clk or negedge rst_n)
begin
	if( rst_n == 0 )
	begin
		dout_verify_r <= 0;
	end
	else
	begin
		if( verify_en != 0 )
		begin
			if( data_vld != 0 )
			begin
				dout_verify_r <= din;
			end
			else
			begin
				dout_verify_r <= 8'b0100_0001;
			end
		end
		else
		begin
			dout_verify_r <= dout_verify_r;
		end
	end
end
//=======================================================================//
assign dout_verify = dout_verify_r;
//=======================================================================//		
endmodule


4、发送模块（uart_txd）

 发送模块的整体结构与接收模块非常相似，同样至少需要两种功能的计数器，计数器的实现方式是一样的，不同的是发送模块的有效判断和数据发送的实现功能：
 发送模块有效标志uart_txd_flag，将fifo有数据，有效标志就为高电平：

		if( txd_vld  == 0 )
		begin
			uart_txd_flag <= 1;
		end
		else
		begin
			uart_txd_flag <= 0;
		end

 发送模块实现发送功能代码，在采集信号有效下，将数据从低位到高位进行串行发送：

		if(txd_sele!=1'b0)
		begin
			case(txd_num)
			    4'd0 :    begin    txd_r <= 1'b0;       end			//The start bit is low
			    4'd1 :    begin    txd_r <= dout[0];    end 
			    4'd2 :    begin    txd_r <= dout[1];    end	
			    4'd3 :    begin    txd_r <= dout[2];    end
			    4'd4 :    begin    txd_r <= dout[3];    end 
			    4'd5 :    begin    txd_r <= dout[4];    end 
			    4'd6 :    begin    txd_r <= dout[5];    end 
			    4'd7 :    begin    txd_r <= dout[6];    end 
			    4'd8 :    begin    txd_r <= dout[7];    end 
			    4'd9 :    begin    txd_r <= 1'b1;       end			//The end bit is high
			    default : begin    txd_r <= 1'b1;       end
			endcase
		end

  发送模块的整体代码

module uart_txd(
                //INPUT    
                input          clk,              //System clock         
                input          rst_n,            //Reset signal is inverted
			   input          txd_vld,          //UART start sending enable
					 
                input [7:0]    dout,        //UART send data
					 
	             //OUTPUT
                output wire    fifo_rden,   //Enable UART to receive data sent by FIFO
                output wire    txd          //UART txd 
);
//=======================================================================//
parameter    CLK = 50_000_000;         //FPGA System clock frequency
parameter    BPS = 9_600;              //Baud rate
localparam   BPS_CNT = CLK / BPS;  	   //
localparam   BPS_CNT_1 = BPS_CNT / 2;	// 
//=======================================================================//
reg           fifo_rden_r;
reg           txd_sele;        //
reg	        uart_txd_flag;   //UART start action identifier
reg           txd_flag;        //1 byte Send flag bit
reg           txd_r;
reg [3:0]     txd_num;         //Send data bit count
reg [31:0]    clk_cnt;		    //Baud rate count
//=======================================================================//
//  uart_txd_flag:UART start action identifier , FIFO starts only when there is data in it
always @ ( posedge clk or negedge rst_n )
begin
	if( rst_n == 1'b0 )
	begin
		uart_txd_flag <=0 ;
	end
	else
	begin
		if( txd_vld == 0 )
		begin
			uart_txd_flag <= 1;
		end
		else
		begin
			uart_txd_flag <= 0;
		end
	end
end
//=======================================================================//
//  txd_flag:Send enable is detected and send flag bit is generated  
always @ ( posedge clk or negedge rst_n )
begin
	if( rst_n == 1'b0 )
	begin
		txd_flag <= 1'b0;
	end
	else
	begin
		if( uart_txd_flag != 0 )
		begin
			txd_flag <= 1'b1;
		end
		else
		begin
			if( txd_num == 4'd10 )
			begin
				txd_flag <= 1'b0;
			end
			else
			begin
				txd_flag <= txd_flag;
			end
		end
	end
end
//=======================================================================//
// clk_cnt: Generate baud rate count according to baud rate calculation   
always @ ( posedge clk or negedge rst_n )
begin
	if( rst_n == 1'b0 )
	begin
		clk_cnt <= 31'd0;
	end
	else
	begin
		 if( txd_flag != 0 )
		 begin
		     if( clk_cnt <= BPS_CNT - 32'd1 )
		     begin
			      clk_cnt <= clk_cnt + 32'd1;
		     end
		     else
		     begin
			      clk_cnt <= 32'd0;
		     end
		 end
	end
end
//=======================================================================//
// txd_sele:  Collect in the middle of valid data    
always @ ( posedge clk or negedge rst_n )
begin 
	if( rst_n == 0 )
	begin
		txd_sele <= 1'b0;
	end
	else
	begin
		if( clk_cnt == BPS_CNT_1 )		//Start signal transmission in the middle part of frequency division counting
		begin
			txd_sele <= 1'b1;			//The clock edge of the transmission signal falls in the middle of the valid data
		end
		else
		begin
			txd_sele <= 1'b0;
		end
	end
end
//=======================================================================//
// txd_num:  Send data bit count   
always @ (posedge clk or negedge rst_n)
begin
	if( rst_n == 0 )
	begin
		txd_num <= 4'd0;
	end
	else
	begin
		if( txd_sele !=0 && txd_flag != 0 )
		begin
			txd_num <= txd_num + 4'd1;
		end
		else
		begin
			if( txd_num == 4'd10 )
			begin
				txd_num <= 4'd0;
			end
			else
			begin
				txd_num <= txd_num;
			end
		end
	end
end
//=======================================================================//
// uart Send data   
always@( posedge clk or negedge rst_n )
begin 
	if( rst_n == 1'b0 )
	begin
		txd_r <= 1'b1;
	end
	else
	begin
		if(txd_sele!=1'b0)
		begin
			case(txd_num)
			    4'd0 :    begin    txd_r <= 1'b0;       end			//The start bit is low
			    4'd1 :    begin    txd_r <= dout[0];    end 
			    4'd2 :    begin    txd_r <= dout[1];    end	
			    4'd3 :    begin    txd_r <= dout[2];    end
			    4'd4 :    begin    txd_r <= dout[3];    end 
			    4'd5 :    begin    txd_r <= dout[4];    end 
			    4'd6 :    begin    txd_r <= dout[5];    end 
			    4'd7 :    begin    txd_r <= dout[6];    end 
			    4'd8 :    begin    txd_r <= dout[7];    end 
			    4'd9 :    begin    txd_r <= 1'b1;       end			//The end bit is high
			    default : begin    txd_r <= 1'b1;       end
			endcase
		end
		else
		begin
			txd_r <= txd_r;
		end 
	end
end 
//=======================================================================//
//  Generate FIFO send enablele  
always @ ( posedge clk or negedge rst_n )
begin
	if( rst_n == 0 )
	begin
		fifo_rden_r <= 0;
	end
	else
	begin
		if(txd_num == 9 )
		begin
			fifo_rden_r <= 0;
		end
		else
		begin
			fifo_rden_r <= 1;
		end
	end
end
//=======================================================================//
assign txd = txd_r;
assign fifo_rden = fifo_rden_r;
//=======================================================================//
endmodule


5、测试文件

 在进行modelsim仿真时，使用的是Quratus ii与Modelsim联合仿真，通过Quratus ii生成测试文件，在相应的地方进行修改，最后将文件添加到Quratus ii内的仿真测试文件，通过Quratus ii逻辑仿真功能启动Modelsim进行仿真。

  测试文件的整体代码

`timescale 1 ns/ 1 ps
module UART_top_vlg_tst();
reg clk;
reg rst_n;
reg rxd;                                              
wire txd;              
UART_top i1 (
	.clk(clk),
	.rst_n(rst_n),
	.rxd(rxd),
	.txd(txd)
);
initial                                                
begin                                                  
	clk = 0;
	rst_n = 0; 
	rxd= 1; //在复位阶段，将激励赋初值
	#200 rst_n = 1; //延时 200ns  后停止复位
	#110000 rxd= 0;
	#110000 rxd= 0;//发送数据 8'ha4 (8'b0011_0000) ASII 码 0
	#110000 rxd= 0;
	#110000 rxd= 0; 
	#110000 rxd= 0; 
	#110000 rxd= 1; 
	#110000 rxd= 1; 
	#110000 rxd= 0; 
	#110000 rxd= 0; 
	#110000 rxd= 1;//结束位
	
	
	#1300000;
	#110000 rxd= 0;
	#110000 rxd= 1;//发送数据 8'ha4 (8'b0011_0101) ASII 码 2
	#110000 rxd= 0;
	#110000 rxd= 1; 
	#110000 rxd= 0; 
	#110000 rxd= 1; 
	#110000 rxd= 1; 
	#110000 rxd= 0; 
	#110000 rxd= 0;
	#110000 rxd= 1;//结束位
	
	
	#1300000;
	#110000 rxd= 0;
	#110000 rxd= 1;//发送数据 8'ha4 (8'b0110_0001)  ASII 码 a
	#110000 rxd= 0;
	#110000 rxd= 0; 
	#110000 rxd= 0; 
	#110000 rxd= 0; 
	#110000 rxd= 1; 
	#110000 rxd= 1; 
	#110000 rxd= 0; 
	#110000 rxd= 1;//结束位
	
	#1300000;
	#110000 rxd= 0;
	#110000 rxd= 1;//发送数据 8'ha4 (8'b0110_1011)  ASII 码 k
	#110000 rxd= 1;
	#110000 rxd= 0; 
	#110000 rxd= 1; 
	#110000 rxd= 0; 
	#110000 rxd= 1; 
	#110000 rxd= 1; 
	#110000 rxd= 0; 
	#110000 rxd= 1;//结束位
	
	
	#1300000;
	#110000 rxd= 0;
	#110000 rxd= 0;//发送数据 8'ha4 (8'b0111_1110) ASII 码 ~
	#110000 rxd= 1;
	#110000 rxd= 1; 
	#110000 rxd= 1; 
	#110000 rxd= 1; 
	#110000 rxd= 1; 
	#110000 rxd= 1; 
	#110000 rxd= 0;
	#110000 rxd= 1;//结束位
	
 	#1300000;
	#110000 rxd= 0;
	#110000 rxd= 0;//发送数据 8'ha4 (8'b0010_0000) ASII 码 空格
	#110000 rxd= 0;
	#110000 rxd= 0; 
	#110000 rxd= 0; 
	#110000 rxd= 0; 
	#110000 rxd= 1; 
	#110000 rxd= 0; 
	#110000 rxd= 0; 
	#110000 rxd= 1;//结束位
	
	#1300000;
	#110000 rxd= 0;
	#110000 rxd= 1;//发送数据 8'ha4 (8'b0011_1001) ASII 码 9
	#110000 rxd= 0;
	#110000 rxd= 0; 
	#110000 rxd= 1; 
	#110000 rxd= 1; 
	#110000 rxd= 1; 
	#110000 rxd= 0; 
	#110000 rxd= 0; 
	#110000 rxd= 1;//结束位
	

		
end   
   
   
always                                                                  
begin                                                  
     #10 clk = ~clk;                                      
end                                                    
endmodule

 在测试文件中模拟PC发送0、2、a、k、~空格 、9；



五、仿真及上机调试

1、Modelsin仿真

仿真图

图5.1 Modelsim仿真图
 仿真图中，当接收数据为0、2、空格 、9时，数据正常发送，当接收数据为a、k、~是，数据发送为A；

2、上机调试

&emsp:可通过微软应用商店下载的串口调试助手作为实验的串口通信收发实验的PC端，FPGA的引脚配置根据FPGA开发板的开发手册上的引脚说明进行配置。
上机调试图

图5.2 上机调试的串口调试助手发送接收数据图

六、说明

 1、在uart_rxd和uart_txd之间加一个FIFO是为了提供一个数据缓存的区域，其中基于FIFO具有读写独立，可以将接受模块和发送模块的波特率设置为不同值来进行UART功能的测试。
 2、其中在三个模块都进行了不同程度同步打拍，主要作用：
  （1）为了让一些使能信号更加稳定，避免亚稳态；
  （2）为了延时时钟，等待数据传输或是检验完毕后才进行操作。
 3、可以在再增加一个波特率选者模块，来控制波特的大小选择。
 4、通过在检验模块中加一个中断fifo的写入，中断过程中可以设置检验到错误的位置和个数，限于时间能力，只有概念而没有做出来。

七、参考资料

1、UART和RS485串口通信原理与实践（ZYNQ、Vivado）
2、基于RS422通信的FPGA软件设计第四天
3、uart接口定义详解介绍（基本结构及工作原理）

圆原元源远员
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wanerXR的博客
06-01 6156
这一章我们需要理解串行通信，并行通信两种方式。并理清UART串口通信的整个模块设计，然后依次编写发送模块，接收模块定义：串行通信是指利用一条传输线将数据一位位地顺序传送。（也就是说串行通信传输的数据是1比特1比特的传送的）串行通信又称为点对点通信，对于点对点之间的通信 根据数据的同步方式，又分为 异步通信 和 同步通信 两种方式 根据数据的传输方向与时间关系，又可分为：①单工通信、②半双工通信及③全双工通信三种方式。 1.同步通信 同步通信一般有一个同步时钟，如下图，一根数据线，一根时钟线。一个时钟传输一
基于FPGA的UART通信——基础篇
weixin_51116586的博客
11-10 1636
基于FPGA实现的UART异步串行通信,这是基础篇.
FIFO.rar_fifo_fifo IP_fifo vhdl_fpga FIFO
09-14
- **通信协议处理**：在串行通信接口（如 SPI、UART）中，FIFO 用于接收和发送数据，简化协议处理。 在实际设计中，还需要考虑如何进行乒乓操作，以实现连续的数据流处理，以及如何在有限的 FPGA 资源下优化 FIFO ...
uart_0731_fpgafifouart_uart_uartfifo_
09-30
UART（通用异步接收发送器）是一种常见的串行通信接口，广泛应用于嵌入式系统、微控制器和其他设备之间进行数据传输。在“uart_0731_fpgafifouart_uart_uartfifo_”这个项目中，我们关注的是在FPGA（现场可编程...
UART_FIFO.rar_FIFO时序仿真_uart fifo_uart fifo vhdl_uart_fifo
09-19
UART (通用异步接收发送器) 是一种广泛用于嵌入式系统中的串行通信接口，它允许设备在没有同步时钟线的情况下进行数据传输。在 FPGA（现场可编程门阵列）或 ASIC（应用特制集成电路）设计中，为了提高UART的效率和...
fpga_uart_pc.zip
04-07
在本项目中，FPGA内部集成的FIFO用于缓存从UART接收或准备发送的数据。当UART的收发速度不一致时，FIFO能提供临时的存储空间，确保数据的连续流动而不丢失。FPGA通过读写指针管理和数据存取，实现数据的高效流转。 ...
FPGA开发——数码管的使用（二）
weixin_63553972的博客
07-31 465
在上一篇文章中我们针对单个数码管的静态显示和动态显示进行了一个设计和实现，这篇文章中我们针对多个数码管同时显示进行一个设计。这里和上一篇文章唯一不同的是就是数码管位选进行了一个改变，原来是单个数码管的显示，所以位选就直接赋值就可以了，但在本篇文章中一次性使用了多个数码管，所以在位选信号中我们就需要进行一个更改。实验的重难点在进行多位数码管的显示时，最大的难点就是怎样选择每个数码管的位选，以及每个数码管之间显示的时间间隔，这时本次设计中所设计的两个重难点，只要掌握着两个点，设计也就变得非常简单。
DDR3的使用（一）XILINX MIGIP核里面的时钟结构
weixin_42306014的博客
07-24 1484
这里设置的参数就是 MIG 的PHY 接口对DDR3的时钟，也就是DDR3芯片实际跑的IO时钟频率，它由system clock（主时钟）倍频而来，最大频率不能超过DDR3 和MIG支持的最大频率中的最小值，如：我们的DDR3芯片最高支持933Mhz的IO时钟，我们使用的FPGA芯片的MIG最高只支持800Mhz的时钟，所以这里我们选择800Mhz（当然也可以选择比这个小）。4.）此处时钟要给到ddr3芯片，具体给多少，要关注两个，一个是fpga支持的时钟频率，另一个是ddr3芯片能跑到的时钟速率。
FPGA开发——D触发器的设计
weixin_63553972的博客
07-24 1244
在FPGA开发中完成对于D触发器的实现。
FPGA开发——按键控制数码管的设计
最新发布
weixin_63553972的博客
07-31 1037
按键控制数码管是一种常见的电子显示技术，它结合了按键输入与数码管显示的功能。在这一设计中，用户通过按下不同的按键来发送指令，这些指令随后被处理并转换为数码管上显示的数字或字符。按键通常作为输入设备，通过电路连接到微控制器（如FPGA、单片机等）的输入引脚，而数码管则作为输出设备，其显示内容由微控制器控制。按键输入处理：微控制器不断扫描按键的状态，当检测到按键被按下时，根据按键的编号或功能执行相应的操作。指令转换：将按键的输入转换为数码管能够理解的显示指令。
前端性能优化：浏览器的2种缓存方式要弄清
weixin_71807218的博客
07-24 749
当我们第一次访问某个网站时，浏览器会把网站中的图片等资源存储在电脑中，以备后续使用，第二次访问该网站时，浏览器直接访问缓存中的数据，从而达到提高浏览器的响应效率，优化用户的体验。浏览器缓存的强缓存和协商缓存如下图：行动吧，在路上总比一直观望的要好，未来的你肯定会感 谢现在拼搏的自己！如果想学习提升找不到资料，没人答疑解惑时，，里面有各种软件测试+开发资料和技术可以一起交流学习哦。
FPGA uart串口通信
05-21
FPGA是一种可编程逻辑器件，可以通过配置内部的逻辑电路实现各种不同的功能。UART（通用异步收发器）是一种串行通信协议，常用于将数据从一个设备传输到另一个设备。FPGA可以通过配置内部的逻辑电路实现UART串口通信。 在FPGA中，UART串口通信需要通过FPGA上的串口模块进行实现。串口模块主要包括收发电路和状态机两个部分。收发电路用于将数据从串口输入或输出，状态机用于控制数据的接收和发送过程。 在使用FPGA进行UART串口通信时，需要先对FPGA进行配置，将串口模块的参数进行设置，包括波特率、数据位、停止位等等。然后，可以通过编写Verilog或VHDL代码来实现UART通信协议，包括数据的发送和接收过程。 同时，也可以使用现成的IP核（Intellectual Property Cores）来实现UART串口通信。IP核是一种可重用的硬件模块，可以直接引入到FPGA的设计中，方便快捷地实现各种功能。
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