FPGA IP核 串口实验 signaltap

---

前言

之前有写过verilog对FPGA串口和sdram的操作，但是我整合代码的能力还是差点，于是想到如果能用IP核直接玩应该会方便很多吧，所以本文就专门对基于quartus 的串口IP核进行了探索。
使用到的平台：

1. quartusII 18.0标准版
2. 黑金AX301开发板，芯片为EP4CE6F17C8N
3. quartusII 内嵌的signaltap
4. USB转232设备，看不太清型号，应该是CH340G

---

一、IP核

IP核可以认为是一个别人写好的模块，我们根据参数直接配置进行。这样的话就类似于STM32CUBEMX对外设进行配置之后就可以调用API直接使用了。

1. 新建工程

新建工程这种操作应该不用再说了，新建都还没操作过的应该也不会看这个。

2. IP核建立和调用

在Tools–>IP Catalog或者Tools–>Platform Designer都能实现相关功能。网上有文章说二者的区别是IP Catalog主要用于NIOS，如果仍然使用verilog进行所有操作还是使用Platform Designer比较好。本文使用的是Platform Designer。Platform Designer中左边有一个IP Catalog窗口，找不到的话在View–>IP Catalog能找到，在上面有一个搜索窗口，搜索232，有两个结果，选择RS232 UART选项然后添加。

添加后会弹出下面的窗口，其中Interface Setting中有Streaming和Memory Mapped两种模式，后者主要用于NIOS，所以选择前者。波特率115200，其他的参数可以视情况而定。