学习记录 HDLBits Day4

最新推荐文章于 2022-11-07 20:14:03 发布

90后想早睡早起

最新推荐文章于 2022-11-07 20:14:03 发布

阅读量36

点赞数

文章标签： Verilog HDL 模块实例化端口映射 always语句 case语句

本文链接：https://blog.csdn.net/qq_51535789/article/details/125965748

版权

HDLBits Day4
module top_module ( input a, input b, output out );
mod_a instance1 ( .in1(a), .in2(b), .out(out));
endmodule position：注意top的端口和内核端口位置 .inside(top)
mod_a instance2 ( a, b, out); name：inside对应端口位置放入top端口名称
提前注意 inside 端口位置定义 inside 是否只定义了端口未定义name

always begin case 后面不要 ;
起了模块就要加end
always 语句
Module cseladd
2022/7/23/22:37