学习记录 HDLBits Day6

最新推荐文章于 2022-11-07 20:14:03 发布

90后想早睡早起

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本文链接：https://blog.csdn.net/qq_51535789/article/details/126004677

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本文探讨了Verilog HDL中Case语句的使用，包括Always块中的Case和Casez的区别，强调了Case语句添加default项的重要性，并提供了代码示例进行解释。同时，通过对比两种不同的条件判断语句，展示了如何优化逻辑判断以求得最小项。文章还提到了代码重构，如使用变量min1, min2, min3来逐步确定最小值，以提高代码可读性和效率。

摘要由CSDN通过智能技术生成

HDLBits Day6
Always case2 ？
没明白这题问什么：第一个高电位出现在什么位置，输出该位置
0010 第一个高电位在1点所以输出1
0101 第一个高电位在0点所以输出0
1000 第一个高电位在3点所以输出3

用z代替无关项
case 和casez 要区分开
case语句要加 default项

case语句前加初始化

对比两种判断语句
1、
assign min = (a<b) ?
((a<c) ? ((a<d) ? a:d) : ((c<d)? c:d)) : ((b<c) ? ((b<d) ? b:d) : ((c<d)?c:d));
(1) a<b ((a<c) ? ((a<d) ? a:d) : ((c<d)? c:d))
1.1 a<c ((a<d) ? a:d)
1.1.2 a<d a
1.1.3 a>d d
1.2 a>c ((c<d)? c:d)
1.2.1 c<d c
1.2.2 c>d d
(2) a>b ((b<c) ? ((b<d) ? b:d) : ((c<d)?c:d))
2.1 b<c (b<d) ? b:d
2.1.1 b<d b
2.1.2 b>d d
2.2 b>c (c<d) ? c:d
2.2.1 c<d c
2.2.2 c>d d
a<b<c<d
d<a<b<c
c<d<a<b
d<c<a<b
b<(a,b,c)
d<b<(a,c)
c<(b<a,d)
d<c<b<a
还是有点问题
2、
wire [7:0] min1,min2,min3;
always @(*)
begin
if(a < b)
min1 = a;
else
min1 = b;
if(min1 < c)
min2 = min1;
else
min2 = c;
if(min2 < d)
min3 = min2;
else
min3 = d;
end
assign min = min3;