电工学复习【9】-- 触发器和时序逻辑电路

最新推荐文章于 2025-03-12 08:24:27 发布
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 Sd非和Rd非都是输入端，Q和Q非都是输出端

被遮住的部分：可能是0

Rd非是直接置零端，如果输入的Rd = 0，则Rd非为1，此时输出结果会被强制置零

Sd非是直接置一端，如果输入的Sd = 0，则Sd非为1，此时输出结果会被强制置一

高电平就可以看作输入是 1

低电平就可以看作输入是0

jk触发器只在时钟脉冲的下降沿触发

主从型jk触发器的状态表必须得背下来

图中的红线部分就是原态 

画上面输出Q波形图的画法：

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