VIVADO 工具与 Verilog 语言之与门IP核设计之多种基本门电路的IP核

最新推荐文章于 2024-08-30 21:22:21 发布
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分类专栏： 本科实验报告 文章标签： 计算机网络
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本文链接：https://blog.csdn.net/qq_52052302/article/details/132349672
版权

VIVADO 工具与 Verilog 语言之与门IP核设计之多种基本门电路的IP核

多种基本门电路的IP核

实验目的

    通过实验，进一步熟悉使用 vivado 进行可配置 IP 核设计的方法，对各种门电路的逻辑 有更加感性的认识，同时也为今后的实验以及后续的课程积累基本的门电路 IP 核。

实验内容

仿照 2.1.2 节的设计方法，使用 Verilog HDL 语言的数据流描述法设计下列各种 1~32 位 数据宽度可变的基本门电路，出了非门外，其他门电路还要求输入端口了在 2-8 之间变化， 最后将它们分别封装成IP核。一定要注意不同门电路的各个端口在disable时候的取值Driver value 的设定，要用一个合理的值。 需要完成的 IP 核及相关参数如表 2-2 所示。在这里插入图片描述
表 2-2 中的各个门电路的 IP 核封装好后，统一拷贝到D:\vivado_pro \orgnization 中，并分别解压这些.zip 文件，如图 1-75 所示。

1 或门

orgate.v文件：
`timescale 1ns / 1ps

module orgate
#(parameter Port_Num = 2,   // 指定缺省的输入是2个输入端口
  parameter WIDTH = 8)      // 指定数据宽度参数，缺省值是8
(
    input [(WIDTH - 1) : 0] a,
    input [(WIDTH - 1) : 0] b,
    input [(WIDTH - 1) : 0] c,
    input [(WIDTH - 1) : 0] d,
    input [(WIDTH - 1) : 0] e,
    input [(WIDTH - 1) : 0] f,
    input [(WIDTH - 1) : 0] g,
    input [(WIDTH - 1) : 0] h,
    output [(WIDTH - 1) : 0] q
);

  assign q = (a | b | c | d | e | f | g | h);

endmodule
orgate_sim.v文件：
`timescale 1ns / 1ps

module orgate_sim();
    // input
    reg a = 0;
    reg b = 0;
    reg c = 0;
    reg d = 0;
    reg e = 0;
    reg f = 0;
    reg g = 0;
    reg h = 0;
    // output
    wire q;
    // 实例化或门的时候，设定宽度为1
    orgate #(8, 1) u(
        .a(a),
        .b(b),
        .c(c),
        .d(d),
        .e(e),
        .f(f),
        .g(g),
        .h(h),
        .q(q)
    );

    initial begin
        #100 a = 1;
        #100 begin a = 0; b = 1; end
        #100 a = 0;
        #100 a = 1;
    end
endmodule
orgate_sim32.v文件：

module orgate32_sim(   );
    // input 
    reg [31:0] a=32'h00000000;
    reg [31:0] b=32'h00000000;
    reg [31:0] c=32'h00000000;
    reg [31:0] d=32'h00000000;
    reg [31:0] e=32'h00000000;
    reg [31:0] f=32'h00000000;
    reg [31:0] g=32'h00000000;
    reg [31:0] h=32'h00000000;
    //outbut
    wire [31:0] q;
    orgate #(8,32) u(.a(a),.b(b),.c(c),.d(d),
                .e(e),.f(f),.g(g),.h(h),.q(q));    // 实例化的时候，设定宽度为32
    initial begin
    #100  a=32'hff78dff;
    #100  begin a=32'h00000000;b=32'hffff8b0;end
    #100  a = 32'h007fa509;
    #100  a=32'hffffffff;
  end

endmodule

在这里插入图片描述 图 1-59 创建ordgate项目
在这里插入图片描述 图 1-61 32位 8 输入或门的仿真波形

2 非门

notgate.v文件：
`timescale 1ns / 1ps

module notgate
#(parameter WIDTH = 8)      // 指定数据宽度参数，缺省值是8
(
    input [(WIDTH - 1) : 0] a,
    output [(WIDTH - 1) : 0] c
);

  assign c = ~a;

endmodule
notgate_32sim.v文件：
`timescale 1ns / 1ps

module notgate32_sim();

    // input
    reg [31:0] a = 32'h00000000;
    // output
    wire [31:0] c;
    // 实例化非门的时候，设定宽度为32
    notgate #(32) u(
        .a(a),
        .c(c)
    );

    initial begin
        #100 a = 32'hffffffff;

        #100 a = 32'h00000000;
        #100 a = 32'h007fa509;

        #100 a = 32'hffffffff;
    end

endmodule

在这里插入图片描述图 1-62创建notgate项目
在这里插入图片描述 图 1-63 32位 8 输入非门的仿真波形

3 与非门

nandgate.v文件：
`timescale 1ns / 1ps

module nandgate
#(parameter Port_Num = 2,   // 指定缺省的输入是2个输入端口
  parameter WIDTH = 8)      // 指定数据宽度参数，缺省值是8
(
    input [(WIDTH - 1) : 0] a,
    input [(WIDTH - 1) : 0] b,
    input [(WIDTH - 1) : 0] c,
    input [(WIDTH - 1) : 0] d,
    input [(WIDTH - 1) : 0] e,
    input [(WIDTH - 1) : 0] f,
    input [(WIDTH - 1) : 0] g,
    input [(WIDTH - 1) : 0] h,
    output [(WIDTH - 1) : 0] q
);

  assign q = ~(a & b & c & d & e & f & g & h);
endmodule
nandgate32_sim文件：
`timescale 1ns / 1ps

module nandgate32_sim();

    // input
    reg [31:0] a = 32'h00000000;
    reg [31:0] b = 32'h00000000;
    reg [31:0] c = 32'hffffffff;
    reg [31:0] d = 32'hffffffff;
    reg [31:0] e = 32'hffffffff;
    reg [31:0] f = 32'hffffffff;
    reg [31:0] h = 32'hffffffff;
    reg [31:0] g = 32'hffffffff;
    // output
    wire [31:0] q;
    // 实例化与非门的时候，设定宽度为32
    nandgate #(8, 32) u(
        .a(a),
        .b(b),
        .c(c),
        .d(d),
        .e(e),
        .f(f),
        .g(g),
        .h(h),
        .q(q)
    );

    initial begin
        #100 a = 32'hffffffff;

        #100 begin 
            a = 32'h00000000;
            b = 32'hffffffff;
        end

        #100 a = 32'h007fa509;

        #100 a = 32'hffffffff;
    end

endmodule

在这里插入图片描述图 1-64创建nandgate项目
在这里插入图片描述
图 1-65 1 位 8 输入与非门的仿真波形

在这里插入图片描述 图 1-66 32 位 8 输入与非门的仿真波形

4 或非门

norgate.v文件：
`timescale 1ns / 1ps

module norgate
#(parameter Port_Num = 2,   // 指定缺省的输入是2个输入端口
  parameter WIDTH = 8)      // 指定数据宽度参数，缺省值是8
(
    input [(WIDTH - 1) : 0] a,
    input [(WIDTH - 1) : 0] b,
    input [(WIDTH - 1) : 0] c,
    input [(WIDTH - 1) : 0] d,
    input [(WIDTH - 1) : 0] e,
    input [(WIDTH - 1) : 0] f,
    input [(WIDTH - 1) : 0] g,
    input [(WIDTH - 1) : 0] h,
    output [(WIDTH - 1) : 0] q
);

  assign q = ~(a | b | c | d | e | f | g | h);

endmodule
norgate32_sim.v文件：
`timescale 1ns / 1ps

module norgate32_sim();

    // input
    reg [31:0] a = 32'h00000000;
    reg [31:0] b = 32'h00000000;
    reg [31:0] c = 32'h00000000;
    reg [31:0] d = 32'h00000000;
    reg [31:0] e = 32'h00000000;
    reg [31:0] f = 32'h00000000;
    reg [31:0] h = 32'h00000000;
    reg [31:0] g = 32'h00000000;
    // output
    wire [31:0] q;
    // 实例化或非门的时候，设定宽度为32
    norgate #(8, 32) u(
        .a(a),
        .b(b),
        .c(c),
        .d(d),
        .e(e),
        .f(f),
        .g(g),
        .h(h),
        .q(q)
    );

    initial begin
        #100 a = 32'hffffffff;

        #100 begin 
            a = 32'h00000000;
            b = 32'hffffffff;
        end

        #100 begin
            a = 32'h007fa509;
            b = 32'h00000000;
        end

        #100 a = 32'hffffffff;
    end

endmodule

在这里插入图片描述图 1-67创建norgate项目
在这里插入图片描述 图 1-68 1 位 8 输入或非门的仿真波形
在这里插入图片描述 图 1-69 32位 8 输入或非门的仿真波

5 异或门

xorgate.v文件：
`timescale 1ns / 1ps

module xorgate
#(parameter Port_Num = 2,   // 指定缺省的输入是2个输入端口
  parameter WIDTH = 8)      // 指定数据宽度参数，缺省值是8
(
    input [(WIDTH - 1) : 0] a,
    input [(WIDTH - 1) : 0] b,
    input [(WIDTH - 1) : 0] c,
    input [(WIDTH - 1) : 0] d,
    input [(WIDTH - 1) : 0] e,
    input [(WIDTH - 1) : 0] f,
    input [(WIDTH - 1) : 0] g,
    input [(WIDTH - 1) : 0] h,
    output [(WIDTH - 1) : 0] q
);

  assign q = (a ^ b ^ c ^ d ^ e ^ f ^ g ^ h);

endmodule
xorgate32_sim.v文件：
`timescale 1ns / 1ps

module xorgate32_sim();

    // input
    reg [31:0] a = 32'h00000000;
    reg [31:0] b = 32'h00000000;
    reg [31:0] c = 32'h00000000;
    reg [31:0] d = 32'h00000000;
    reg [31:0] e = 32'h00000000;
    reg [31:0] f = 32'h00000000;
    reg [31:0] h = 32'h00000000;
    reg [31:0] g = 32'h00000000;
    // output
    wire [31:0] q;
    // 实例化异或门的时候，设定宽度为32
    xorgate #(8, 32) u(
        .a(a),
        .b(b),
        .c(c),
        .d(d),
        .e(e),
        .f(f),
        .g(g),
        .h(h),
        .q(q)
    );

    initial begin
        #100 a = 32'hffffffff;

        #100 begin 
            a = 32'h00000000;
            b = 32'hffffffff;
        end

        #100 a = 32'h007fa509;

        #100 a = 32'hffffffff;
    end

endmodule

在这里插入图片描述图 1-70创建xorgate项目
在这里插入图片描述 图 1-71 1 位 8 输入异或门的仿真波形
在这里插入图片描述 图 1-72 32 位 8 输入异或门的仿真波形

6 异或非门

nxorgate.v文件：
`timescale 1ns / 1ps 
 
module nxorgate 
#(parameter Port_Num = 2,   // 指定缺省的输入是2个输入端口 
  parameter WIDTH = 8)      // 指定数据宽度参数，缺省值是8 
( 
    input [(WIDTH - 1) : 0] a, 
    input [(WIDTH - 1) : 0] b, 
    input [(WIDTH - 1) : 0] c, 
    input [(WIDTH - 1) : 0] d, 
    input [(WIDTH - 1) : 0] e, 
    input [(WIDTH - 1) : 0] f, 
    input [(WIDTH - 1) : 0] g, 
    input [(WIDTH - 1) : 0] h, 
    output [(WIDTH - 1) : 0] q 
); 
 
  assign q = ~(a ^ b ^ c ^ d ^ e ^ f ^ g ^ h); 
 
endmodule
nxorgate32_sim.v文件：
`timescale 1ns / 1ps 
 
module nxorgate32_sim(); 
 
    // input 
    reg [31:0] a = 32'h00000000; 
    reg [31:0] b = 32'h00000000; 
    reg [31:0] c = 32'h00000000; 
    reg [31:0] d = 32'h00000000; 
    reg [31:0] e = 32'h00000000; 
    reg [31:0] f = 32'h00000000; 
    reg [31:0] h = 32'h00000000; 
    reg [31:0] g = 32'h00000000; 
    // output 
    wire [31:0] q; 
    // 实例化异或非门的时候，设定宽度为32 
    nxorgate #(8, 32) u( 
        .a(a), 
        .b(b), 
        .c(c), 
        .d(d), 
        .e(e), 
        .f(f), 
        .g(g), 
        .h(h), 
        .q(q) 
    ); 
 
    initial begin 
        #100 a = 32'hffffffff; 
 
        #100 begin  
            a = 32'h00000000; 
            b = 32'hffffffff; 
        end 
 
        #100 a = 32'h007fa509; 
 
        #100 a = 32'hffffffff; 
    end 
 
endmodule

在这里插入图片描述图 1-73创建nxorgate项目
在这里插入图片描述
图 1-74 32 位 8 输入异或非门的仿真波形

7 完成结果

在这里插入图片描述图 1-75封装好的 IP 核

五、实验数据记录和处理

1.	LED灯仿真代码：
 	`timescale 1ns / 1ps 
 
module Ex_1_sim( 
 
    ); 
     
    // input 
    reg [23:0] sw = 24'h000000; 
    // output 
    wire [23:0] led; 
    // instantiate the Unit under test 
    Ex_1 uut( 
        .sw(sw), 
        .led(led) 
    ); 
     
    always #10 sw = sw + 1; 
     
endmodule
2.	1位与门仿真代码：
 	`timescale 1ns / 1ps 
 
module andgate_sim(); 
    // input 
    reg a = 0; 
    reg b = 0; 
    reg c = 1; 
    reg d = 1; 
    reg e = 1; 
    reg f = 1; 
    reg g = 1; 
    reg h = 1; 
    // output 
    wire q; 
    // 实例化与门的时候，设定宽度为1 
    andgate #(8, 1) u( 
        .a(a), 
        .b(b), 
        .c(c), 
        .d(d), 
        .e(e), 
        .f(f), 
        .g(g), 
        .h(g), 
        .q(q) 
    ); 
 
    initial begin 
        #100 a = 1; 
        #100 begin a = 0; b = 1; end 
        #100 a = 1; 
    end 
endmodule
3.	32位与门仿真代码：
 	`timescale 1ns / 1ps 
 
module andgate32_sim(); 
 
    // input 
    reg [31:0] a = 32'h00000000; 
    reg [31:0] b = 32'h00000000; 
    reg [31:0] c = 32'hffffffff; 
    reg [31:0] d = 32'hffffffff; 
    reg [31:0] e = 32'hffffffff; 
    reg [31:0] f = 32'hffffffff; 
    reg [31:0] h = 32'hffffffff; 
    reg [31:0] g = 32'hffffffff; 
    // output 
    wire [31:0] q; 
    // 实例化与门的时候，设定宽度为32 
    andgate #(8, 32) u( 
        .a(a), 
        .b(b), 
        .c(c), 
        .d(d), 
        .e(e), 
        .f(f), 
        .g(g), 
        .h(h), 
        .q(q) 
    ); 
 
    initial begin 
        #100 a = 32'hffffffff; 
 
        #100 begin  
            a = 32'h00000000; 
            b = 32'hffffffff; 
        end 
 
        #100 a = 32'h007fa509; 
 
        #100 a = 32'hffffffff; 
    end 
 
endmodule

六、实验结果与分析

  1. LED灯仿真波形：
    在这里插入图片描述 图 1-76 LED灯仿真波形

  2. 1位与门仿真波形：在这里插入图片描述 图 1-77 1位与门仿真波形

  3. 32位与门仿真波形：在这里插入图片描述 图 1-78 32位与门仿真波形

七、讨论、心得

  1. 通过这个实验，学习了vivado软件和verilog硬件描述语言的使用，了解到了硬件程序的设计方法，巩固了设计流程。
  2. 封装IP核的操作其实和程序设计中的“函数”类似，通过封装IP核，我们可以在其他的工程中直接调用封装好的IP核，这样做可以大大降低我们的工作量。
  3. 在调用IP核时，需要注意有的没有接上的端口的值应该如何设置。这时候就要考虑我们所设计的器件的逻辑特性，例如设计andgate时，通过1 & A = A的布尔表达式得出，悬空端口设置值为1对结果不受影响，因此我们设置值为1。
  4. 通过本次实验，了解到封装 IP 核作用就是将一定的功能（例如加法，减法，逻辑运算等）封装起来，之后可以直接运用而不需要每次重新设计。
  5. 在封装的时候发现不同的 IP 核在设置端口参数时驱动值并不相同，注意到不同门电路的各个端口在 disable 时候的取值 Drivervalue 的设定，要用一个合理的值.
  6. vivado软件本身的学习
    　　开发的基本流程：仿真、综合、布线、生成比特流、导出到SDK、SDK导出到开发板。想要一个程序在板子上运行，需要硬件（因为是fpga）和软件两部分。
    　　在硬件上，如何让板子知道自己的电路被编成什么样了呢？用的就是vivado导出的比特流。比特流是根据verliog代码综合、布线得出的。其中，综合时把verliog代码转成硬件。布线，是把综合出来的电路映射到开发板上，想一下烧板子的思路。最后根据布线的结果生成比特流，硬件看见简单粗暴的比特流就知道自己应该怎么烧了。
    　　在软件上，用到的是SDK软件编程。基本上是编写c代码的程序，然后SDK软件给你编译成mips，导出到板子上的arm的代码区。就是往内存里写汇编指令。
    　　硬件部分称为PL部分，软件部分称为PS部分。
    　　vivado除了verliog文件外，还有一个叫约束的东西。约束就是指定你自定义的信号对应到物理的哪个部分。比如有个信号a想控制led等亮，如何让vivado知道a控制的是led呢？就要用约束文件，将led与a信号连接起来。这部分比较偏硬件，实验中基本用不上，可以跳过去。
    　　vivado中编写verliog的方法除了徒手编程外，还有一个拖拽连线的方法，diagram。画板就是把已经编好的模块摆到一起，然后将模块间的线连好。加入system的过程也是在画板上完成的。然后verliog可以自动根据连线生成verliog代码。
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m0_46498597的博客
05-21 351
第一，Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。
【Verilog基础】RAM IP 核基础知识
悟已往之不谏 知来者之可追
03-30 2008
RAM IP 核基础知识
基于Verilog语言的IP核创建
08-08
基于Verilog的IP核建立，在IP核中有些入一些音乐，很好的能够与生活联系在一起
VIVADO 工具与 Verilog 语言之与门IP核设计
qq_52052302的博客
08-17 1662
本科计组实验：VIVADO 工具与 Verilog 语言之与门IP核设计
IP核-RAM
最新发布
weixin_47973334的博客
08-30 1131
1.创建ISE工程，IP核需要在ISE工程里面进行调用。点击Tools---Core Generator...2.在新弹出来的界面中创建一个属于IP核的工程：file---new project，并填写文件存储位置和文件名称，一般为ipcore_dir文件夹，点击保存3.弹出的Part处填写器件的系列、型号、封装以及速度等级，Generation处设置语言为Verilog，点击OK。
Verilog HDL数字设计与综合（四）Verilog 门级建模
weixin_44566643的博客
07-22 1814
本章主要是使用Verilog在门级逻辑进行建模： 1）门的基本类型包括与，或，非，同或，异或，缓冲， 2）每种们都有对应的逻辑符号，真值表和Verilog原语，原语的调用和模块的调用是一致的，但这些基础的门模块Verilog相当于已经定义好了，不需要自行编写； 3）通过两个完整的设计实例总结出来了完整的步骤： a.画出电路的逻辑图； b.用门级原语将逻辑图转化为Verilog语言的门级描述； c.编写相应的激励模块对其进行仿真并观察输出
IPCore，Vivado封装基础逻辑门IP核
10-24
本话题将重点介绍如何使用Xilinx的Vivado工具来封装基础逻辑门IP核，如或门、非门、与非门、或非门、异或门和异或非门，并以32位宽和1位宽的形式实现8输入1输出的配置。 首先，让我们详细了解一下这些基本逻辑门： ...
Vivado2014实现全加器：逻辑电路与Verilog编程
"这篇文档主要探讨了在高级排产计划中启发式算法的研究与实现，同时结合了逻辑电路图和Verilog编程语言的应用。实验部分则以数字逻辑实验为背景，详细介绍了如何使用Vivado集成开发环境和Verilog语言设计1位全加器的...
vivado中的rtl中电路图无发生成_FPGA零基础学习：数字电路中的逻辑代数基础
weixin_39700625的博客
11-22 828
大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。大侠好，欢迎来到FPGA技术江湖。本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有...
4Bit超前进位加法器门级电路设计与仿真_rezip.zip
07-09
本主题聚焦于使用门级电路实现4位超前进位加法器，这涉及到基本逻辑门（如与门、或门、非门）的组合以及Verilog硬件描述语言的编程。以下将详细阐述这个知识点。 1. **超前进位加法器原理**： 超前进位加法器通过...
4Bit超前进位加法器门级电路设计与仿真_rezip1.zip
07-09
本主题聚焦于使用门级电路实现4位超前进位加法器，这涉及到基本逻辑门（如与门、或门、非门）的组合以及Verilog硬件描述语言的编程。以下将详细阐述这个知识点。 1. **超前进位加法器原理**： 超前进位加法器通过...
Vivado常用IP核DataSheet汇总
02-28
1、Vivado常用IP 2、信号处理 3、IP核 4、FFT、CORDIC、DDS、SDRAM、AXI、FIFO、TIMER、ENET、DMA、RGMII、GMII、SERDES、VIDEO
vivado的IP核
01-25
vivado的ip核，这个是74ls00，其余ip核在资源里更新。
vivado license集合 适用于各版本的常用IP（网络、RapidIO等）
12-01
此license集合适用于各版本vivado的常用IP（网络、RapidIO等）
【Verilog - 组合逻辑 - 基础3】4. 与或门-1
weixin_47747015的博客
05-26 4012
【Verilog - 组合逻辑 - 基础3】4. 与或门-11. 介绍1.1 与门介绍1.2 或门介绍2.0 与门在verilog的建模2.1 与门-行为极模型2.2 与门-门极模型2.3 与门-电路极模型3.0 或门在verilog的建模3.1 或门-行为极模型3.2 或门-门极模型3.3 或门-电路极模型3.4 测试结果4.0 与非门4.1 与非门4.2 与非门-门极模型4.3 与非门-电路极模型5.0 或非门5.1 或非门-行为极模型5.2 或非门-门极模型5.3 与门-电路极模型6.0 与非门和非门
【Vivado那些事儿】FPGA中逻辑资源和门的对应关系
OpenFPGA的博客
11-11 1201
  在平时工作中，经常会听到哪个FPGA或者某个芯片包含了几百万门，每次听到这种数字，很多FPGA工程师都会一愣一愣的，因为大家工作中，说的逻辑资源数量，一般是指CLB或者Slice的个数，没人会特指有多少逻辑门。而且现在的LUT都是4输入或者6输入，可以做成逻辑门的组合，跟普通的逻辑门个数肯定不会是一对一关系。今天我们来看下这个关系如果对应。  在查资源时，看到一个词--logic cell，平...
Verilog中的ip核 - FIFO（野火）
weixin_46342368的博客
07-22 1076
Verilog中的ip核 - FIFO
FPGADesigner《Vivado使用技巧系列》目录与传送门
热门推荐
FPGADesigner的博客
07-05 1万+
本系列主要讲述Vivado各个方面的使用方法。文章内容和素材（图片、代码）大量参考了Xilinx官方文档，包括ug888到ug9xx和ug10xx的大量文档。本系列博客内容主要包括翻译官方文档、重新组织排版、修正少量官方文档中的错误、结合博主自己的Vivado使用经验。 Vivado使用技巧系列 1.Vivado使用技巧（一）：使用Tcl在Shell中进行FPGA开发： https://blog.csdn.net/fpg...
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