利用 vivado实现加减法器的设计

最新推荐文章于 2024-04-23 10:00:00 发布
最新推荐文章于 2024-04-23 10:00:00 发布
阅读量7.4k 收藏 123
点赞数 18
分类专栏： 本科实验报告 文章标签： 物联网
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_52052302/article/details/132350401
版权
本文详细介绍了如何使用VerilogHDL设计可变位宽的加减法器IP核，包括8位和可适应范围的实现，以及实验中涉及的原理、步骤和仿真过程。着重讲解了有符号数的运算规则和溢出判断。实验旨在增强对IP核的理解和实际操作技能。
摘要由CSDN通过智能技术生成

加减法器的设计

一、实验目的和要求

1．通过实验，使学生进一步理解原码、补码的概念，学会用加法器做减法的方法，进一步理解无符号数进位与借位，有符号数溢出的判断方法以及符号位和结果为 0 标志赋值方法。
2．通过实验，加深对 IP 核使用的熟练程度，同时在实际板子上体验加减法器。

二、实验内容和原理

实验内容：

1．使用 Verilog HDL 语言实现一个可适应从 4 位到 32 位数据运算的加减法器，其中被操作数为 a，操作数为 b，加减法控制信号为 sub，当 sub 为 1 的时候做减法，为 0 的时候做加法。另外输出为运算结果 sum，还有进位/借位标志 cf，有符号数溢出标志 ovf，符号标志 sf 以及结果为 0 标志 zf。将该加减法器封装成 IP 核 addsub。
2．使用 Verilog HDL 语言以及 2.5.1 中实现的加减法器 IP 核，实现一个 8 位的加减法器addsub8

实验原理：

关于加减法器的 CF 和 OF 的问题
1．关于无符号数的进位 CF： 如果是加法，则 CF 就是二进制运算的进位位，由于减法是将减数取反加 1（求补）后（假设减数 b 求补后为 subb）与被减数 a 相加，因此，当够减的时候反而有进位，不够减的时候反而无进位（其实是无符号数溢出），因此， CF 需要在进位位基础上取反才能表示借位（实际上是让 CF 为 1 表示被减数 a 小于减数 b， CF=0 表示被减数 a 大于减数 b）。因此 CF 在做加法的时候不将加法进位取反，做减法的时候要将加法进位取反。
2．关于有符号数的溢出问题（OF） 在组成原理中对于有符号数溢出有一个规则就是两数相加最高位和次高位都进位或者都不进位的时候没有溢出，否则就有溢出。但这必须去看最高位和次高位是不是有进位。下面我们换一个简单的方法来判断。
(1) 对于加法，有符号数加法溢出的规则其实很简单，就是两个正数相加得到负数，或者两个负数相加得到正数的时候，有符号数加法就溢出了。
(2) 对于减法 ，有符号数减法溢出的规则也很简单：一个正数减去一个负数得到一个负数或者一个负数减去一个正数得到一个正数的时候，就产生了溢出。 考虑一下：我们是要用加法器做减法，因此我们会将减数 b取补后的 subb 作为加数和被加数 a 相加，因此，最终，判断溢出应该是判断 a 和 subb 相加的溢出规则。 如果我们在做加法的时候让 subb=b，在做减法的时候用 subb=b 的补数，那么最终无论加法或减法，都化作了 sum=a+subb，因此只要判断 a 和 subb 相加的溢出规则。

三、主要仪器设备

个人电脑：Huawei Matebook 14 Windows 11 家庭中文版
类型：64位
处理器：Intel® Core™ i5-10210U CPU @ 1.60GHz 2.11 GHz
内存：16GB

四、操作方法与实验步骤

1. 可变位宽的加减法器 IP 核的设计

  1. 建立好工程项目addsub
    在这里插入图片描述图2-1 建立工程项目addsub
  2. 向项目中添加设计文件addsub.v，并向其中写入如下内容：
 	`timescale 1ns / 1ps 
 
module addsub 
#(parameter WIDTH=8) //指定数据宽度参数，缺省值是 8 
( 
    input [(WIDTH-1):0] a, // 被操作数，位宽由参数 WIDTH 决定 
    input [(WIDTH-1):0] b, // 操作数，位宽由参数 WIDTH 决定 
    input sub, // =1 为减法 
    output [(WIDTH-1):0] sum, // 结果 
    output cf, // 进位标志 
    output ovf, // 溢出标志 
    output sf, // 符号标志 
    output zf // 为 0 标志 
); 
 
    // 输入的a和b本就是补码 
    // 要输出的结果sum也要是补码形式的 
    wire [(WIDTH - 1) : 0] subb; 
    assign subb = sub ? ~b + 1 : b; 
     
    wire flag; 
    assign {flag, sum} = a + subb; 
 
    assign cf = sub ? ~flag : flag; 
    assign ovf = (a[WIDTH - 1] & subb[WIDTH - 1] & ~sum[WIDTH - 1]) |  
                (~a[WIDTH - 1] & ~subb[WIDTH - 1] & sum[WIDTH - 1]); 
    assign sf = sum[WIDTH - 1]; 
    assign zf = (sum == 0); 
 
endmodule

在这里插入图片描述 图2-2 编写addsub.v文件
3. 建立仿真文件addsub_sim.v，并向其中写入如下内容：

 	`timescale 1ns / 1ps 
 
module addsub_sim( ); 
    // input 
    reg [31:0] a = 32'd16; 
    reg [31:0] b = 32'd12; 
    reg sub = 0; 
    //output 
    wire [31:0] sum; 
    wire cf; 
    wire ovf; 
    wire sf; 
    wire zf; 
 
    // initial 
    addsub #(32) U (a,b,sub,sum,cf,ovf,sf,zf); 
 
    initial begin 
        #200 sub = 1; 
        #200 begin a = 32'h7f; b = 32'h2; sub = 0; end 
        #200 begin a = 32'hff; b = 32'h2; sub = 0; end 
        #200 begin a = 32'h7fffffff; b = 32'h2; sub = 0; end 
        #200 begin a = 32'h16; b = 32'h17; sub = 1; end 
        #200 begin a = 32'hffff; b = 32'h1; sub = 0; end 
        #200 begin a = 32'hffffffff; b = 32'h1; sub = 0; end 
    end 
endmodule

在这里插入图片描述 图2-3 建立仿真文件addsub_sim.v
4. 仿真之后得到如下波形
在这里插入图片描述
图2-4 可变位宽的加减法器仿真波形

8 位加减法器的设计

实验目的
通过实验，加深对 IP 核使用的熟练程度，同时在实际板子上体验加减法器。
实验内容
使用 Verilog HDL 语言以及 2.5.1 中实现的加减法器 IP 核，实现一个 8 位的加减法器 addsub8，并下载到板子上进行验证。其中输入 a[7]~a[0]分别接 SW15~SW8, b[7]~b[0]分别接 SW7~SW0, sub 接 SW23, sum[7]~sum[0]分别接 YLD7~YLD0。ovf 接 GLD7，cf 接 GLD6， sf 接 GLD5，zf 接 YLD4，详见表 2-11。

实验目的

通过实验，加深对 IP 核使用的熟练程度，同时在实际板子上体验加减法器。

实验内容

使用 Verilog HDL 语言以及 2.5.1 中实现的加减法器 IP 核，实现一个 8 位的加减法器 addsub8，并下载到板子上进行验证。其中输入 a[7]~a[0]分别接 SW15~SW8, b[7]~b[0]分别接 SW7~SW0, sub 接 SW23, sum[7]~sum[0]分别接 YLD7~YLD0。ovf 接 GLD7，cf 接 GLD6， sf 接 GLD5，zf 接 YLD4，详见表 2-11。
在这里插入图片描述在这里插入图片描述

  1. 建立好工程项目addsub8
  2. 向工程中导入设计好的addsubIP核，并设置宽度参数WIDTH为16，如下图所示：在这里插入图片描述 图2-5 导入设计addsubIP核
  3. 在工程中创建仿真文件addsub_sim.v，并向文件中写入如下内容：
 	`timescale 1ns / 1ps 
 
module addsub_sim( ); 
    // input 
    reg [7:0] a = 8'h16; 
    reg [7:0] b = 8'h12; 
    reg sub = 0; 
    //output 
    wire [7:0] sum; 
    wire cf; 
    wire ovf; 
    wire sf; 
    wire zf; 
 
    // initial 
    addsub_0 U (a,b,sub,sum,cf,ovf,sf,zf); 
 
    initial begin 
        #200 sub = 1; 
        #200 begin a = 8'h7f; b = 8'h2; sub = 0; end 
        #200 begin a = 8'hff; b = 8'h2; sub = 0; end 
        #200 begin a = 8'h16; b = 8'h17; sub = 1; end 
        #200 begin a = 8'hfe; b = 8'hff; sub = 1; end 
    end 
endmodule

在这里插入图片描述 图2-5 创建仿真文件addsub_sim.v
4. 仿真之后得到如下结果：在这里插入图片描述 图2-6 8 位加减法器的设计仿真波形

五、实验数据记录和处理

  1. 设计addsubIP核的过程中所用到的仿真文件addsub_sim.v：
 	`timescale 1ns / 1ps 
 
module addsub_sim( ); 
    // input 
    reg [31:0] a = 32'd16; 
    reg [31:0] b = 32'd12; 
    reg sub = 0; 
    //output 
    wire [31:0] sum; 
    wire cf; 
    wire ovf; 
    wire sf; 
    wire zf; 
 
    // initial 
    addsub #(32) U (a,b,sub,sum,cf,ovf,sf,zf); 
 
    initial begin 
        #200 sub = 1; 
        #200 begin a = 32'h7f; b = 32'h2; sub = 0; end 
        #200 begin a = 32'hff; b = 32'h2; sub = 0; end 
        #200 begin a = 32'h7fffffff; b = 32'h2; sub = 0; end 
        #200 begin a = 32'h16; b = 32'h17; sub = 1; end 
        #200 begin a = 32'hffff; b = 32'h1; sub = 0; end 
        #200 begin a = 32'hffffffff; b = 32'h1; sub = 0; end 
    end 
endmodule
  1. 调用IP核设计的8位加减法器中使用的仿真文件addsub_sim.v：
 	`timescale 1ns / 1ps 
 
module addsub_sim( ); 
    // input 
    reg [7:0] a = 8'h16; 
    reg [7:0] b = 8'h12; 
    reg sub = 0; 
    //output 
    wire [7:0] sum; 
    wire cf; 
    wire ovf; 
    wire sf; 
    wire zf; 
 
    // initial 
    addsub_0 U (a,b,sub,sum,cf,ovf,sf,zf); 
 
    initial begin 
        #200 sub = 1; 
        #200 begin a = 8'h7f; b = 8'h2; sub = 0; end 
        #200 begin a = 8'hff; b = 8'h2; sub = 0; end 
        #200 begin a = 8'h16; b = 8'h17; sub = 1; end 
        #200 begin a = 8'hfe; b = 8'hff; sub = 1; end 
    end 
endmodule

六、实验结果与分析

  1. 设计加减法器的IP核实验中仿真文件运行的结果：
    在这里插入图片描述 图2-7 可变位宽的加减法器仿真波形
  2. 调用IP核设计8位加减法器实验中仿真文件运行的结果：
    在这里插入图片描述 图2-8 8 位加减法器的设计仿真波形

七、讨论、心得

  1. 有符号数在计算机中以补码形式存储。因此在我们设计的有符号数加减法器中，输入的数据本就是数据的补码，不需要再做转换之类的操作。
  2. 如果要调用进行有符号的加减法的运算器，就要保证输入的数据形式就是有符号数补码形式的。如果输入其他形式的数据，就可能会因运算规则不正确而得出错误的结果。
  3. 通过本次加减法器 IP 核的实验，我也在 Vivado 软件上利用 Verilog 语句实现了带有进/借位（CF）、溢出位（OF）的一个加减运算器，并通过设置 8位位宽，仿真了 8 位数的加减法，最后将其封装成模块，放在工程文件中。
  4. 很多课本上的东西与实践相结合，有了很多新的感悟与体会。在实验过程中， 我也充分感受到一定要认真认真再认真，要不然一点小小的低级错误，会导致很长时间无法前进。从源头上杜绝这些小错误，能大大提高实验效率。
  5. IP：vivado中的ip就是已经编好的模块，可以直接用（天知道我第一节课听杨老师讲了一节课的ip有多迷茫。。。）。有别人编好的自带的ip，如加法器，乘法器，bram（存储器）。自己编好的verliog也可以制作成ip（相当于封装了一个硬件“函数”），下面是一些ip的使用事项
　BRAM：双口bram有两个时钟的延迟。设计的时候要看一下深度和宽度，防止存不下（前期应该都没问题）。
　　乘法器：可以调延迟周期。会根据输入有推荐的延迟周期。
　　system：
　　自定义ip：
　　　　方法：
　　　　IP的修改：
　　　　经验：不要急着封装成ip，因为改起来麻烦，还难保证正确性。使用add model。
 　　注意：IP和model更改后vivado会自己检测和更新接口等，不用手动删了重新加。

（3）仿真
　　想办法仿真，每一步都是可以仿真的。
　　子模块仿真：
　　顶层仿真（数据通路，实际实现需要ps控制的）：

@小冯@
关注
专栏目录
【Vivado】加减法器的实现（不用+符号）(verilgo语言）
R2022004的博客
11-17 1570
/ 因为要对overflow和s进行assign赋值，所以定义为wire型。output [3:0] s, // 四位和的补码形式。output [3:0] s, // 四位和的补码形式。
XILINX关于Adder/Subtracter加法器减法器 IP核的使用与仿真
hy_520520的博客
04-12 6309
Adder/Subtracter 模块可实现加法器 (A+B)、减法器 (A–B)，以及可通过签名或未签名数据运行的动态可配置加法器/减法器。该功能能够以单个DSP48 slice方式实现，也能够以LUT方式实现。设置两个输入数据的数据位宽，设置计算方式为加法或者减法，设置数据输出位宽。仿真tb，可以看到，在设置为延迟4个时钟周期后，计算结果保存在输出端口上。第二页的配置主要是选型添加一些信号，这里值选泽勒时钟使能。控制通过添加器/减法器执行的操作（高=加法，低=减法）支持256位数据位宽输入。
vivado设计4bit先行进位加法器 并使用 4bit CLA 组合设计一个 16bit 加法器
06-06
安装vivado说明文档 vivado测试文档 4bit超前进位加法器实现文档 16bit进位加法器实现文档
Vivado学习使用构建加法器
ZhangLH66的博客
03-01 5791
实验步骤： 1、首先双击打开Vivado软件，然后点击File，选择New project，在如下界面中选择储存的文件地址并输入工程文件名为adder，然后按照下面各图的顺序往下进行（同时还需要新建一个add文件） 然后新建一个adder.v（也需要新建一个add.v）文件，并写入给定的程序，随后在旁边的工具栏中找到Add Sources,添加已经写好的源文件： 随后编写另外一个文件，同...
Vivado开发套件设计笔记（2）——加法器设计——变量（上）
GHU
09-06 4987
本博文从最简单的加法器入手，指明了从HLS到Vivado再到SDK的设计过程。
Vivado开发套件设计笔记（2）——加法器设计——变量（下）
GHU
09-06 3462
本博文从最简单的加法器入手，指明了从HLS到Vivado再到SDK的设计过程。
利用 vivado实现 运算器的设计
qq_52052302的博客
08-17 3577
本科计组实验：利用 vivado实现 运算器的设计
利用vivado实现加减法器
最新发布
10-18
在Xilinx Vivado环境下设计一个加减法器通常涉及以下几个步骤： 1. **项目创建**：打开Vivado工具，创建一个新的硬件设计项目，选择“HDL Design”作为工程类型。 2. **原理图设计**： - 定义信号类型：对于加减...
计算机组成原理实验报告-八位补码加减法器的设计与实现.pdf
07-10
计算机组成原理实验报告的核心内容是设计与实现一个八位补码加减法器，这是计算机硬件基础中的关键部分。补码是一种表示有符号整数的方法，广泛用于计算机系统中进行算术运算。在这个实验中，学生需要理解算术逻辑...
Vivado—加减乘除算术运算仿真
04-10
本教程将聚焦于Vivado中的加减乘除算术运算仿真，这对于理解和实现数字电路系统至关重要。 首先，我们需要了解Vivado的工作流程。它通常包括以下几个步骤： 1. **项目创建**：在Vivado环境中，首先需要创建一个新...
4位加减法器
03-28
这是一个4位加减法器，具有在SWORD板上输入输出的能力。需要Xilinx或ISE 14.7进行打开。可以直接在板上运行，通过开关控制输入，并在7段数码管上输出。
Vivado使用入门(数字电路实验)
05-25
介绍了vivado编程基础~
八位加法器设计
04-19
基于vivado开发平台使用Verilog实现四位加法器的设计然后再级联实现八位加法器
eda-class-v1.0.zip_VHDL 加减移位_VHDL计算器_calculator
09-21
在这个名为“eda-class-v1.0.zip”的压缩包中，包含的是一个VHDL实现的计算器设计，特别强调了加减移位操作，并且支持65525以内的数值计算。 1. **VHDL基础** VHDL是一种行为、结构和混合建模语言，允许设计者以...
【 Vivado 】使用Vivado设计一个加/减法器的IP核（简洁英文版）
Reborn Lee
10-20 7714
数据手册地址：Adder/Subtracter v12.0 Vivado Integrated Design Environment You can customize the IP for use in your design by specifying values for the various parameters associated with the IP core using t...
利用vivado2017.4版本跑通一个工程，组合逻辑电路，38译码器进行减法器运算，实现波形测试。时序仿真同理！
qq_21952195的博客
08-31 696
解决组合逻辑电路的仿真波形问题！
Vivado开发套件设计笔记（3）——加法器设计——指针（下）
GHU
09-08 2490
本博文讲述了如何在HLS中构建含有数组和float型变量的IP核，并在Vivado中将IP核与ZYNQ核连接，最后在SDK软件中调用IP核。
Vivado入门之加法器的实现（从创建工程到上板验证）
热门推荐
学习记录
05-09 2万+
Vivado的安装问题我就不再赘述了，如果不知道如何安装，大家可以参考我的这篇博客：https://blog.csdn.net/weixin_43074474/article/details/89423346 1.打开Vivado 我安装了Vivado之后，桌面上出现了三个图标，另外两个快捷方式我没试过是干什么的，点击下面的图标，即可打开Vivado。 打开过程有点慢，需要等待个几秒钟，打开成功...
Vivado中的加法器电路结构
qq_43433724的博客
04-23 1573
加法器在SLICE中的体现/SLICE中进位链的作用
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

@小冯@

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值