数字集成电路设计（三、Verilog HDL程序设计语句和描述方式）（二）

最新推荐文章于 2023-09-28 17:38:56 发布
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分类专栏： Verilog HDL数字集成电路设计 文章标签： fpga开发
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3.结构化建模

  • 本质上和以前数字电路的原理图输入方法是一致的，特点就是用HDL把所有的模块连接到一起。
  • 用代码连接的好处：
    （1）用代码连接比用原理图连接要简单
    （2）连线型变量和我们的模块之间的关系会非常清楚
  • ！！语法非常简单，但是在整个硬件描述语言的设计中间，结构化建模的代码占用量是巨大的，远远超过了数据流建模和行为级建模
  • 结构化建模的几种方式：
    （1）模块级建模（常用）
    （2）门级建模
    （3）开关级建模
  • 应当指出的是，开关级建模这种方式是Verilog区别于VHDL的一个重要特点，换句话说，Verilog能够描述开关级建模，而VHDL是不具备这个方式的
  • ！！门级建模和开关级建模是对基本的门或者开关电路描述的一个过程，也就是我们的设计对象是已有的门级或开关级电路，把他们连在一起的过程，这两种设计方式实际上在大型的程序中，我们用的非常少
  • ！！模块级建模通过调用由用户设计生成的低级子模块来对硬件电路结构进行说明，这种情况下的模块由低级模块的实例组成。硬件描述语言中间，除了底层的设计方式，越往高层发展，主要的越是结构化建模，把来自于不同设计组件的电路合在一起，形成一个更高级的电路

3.1 模块级建模

  • 模块级建模主要分为两个部分
    （1）模块的设计
    （2）模块的调用（比较重要）

3.1.1 模块的调用方式

  • 在 Verilog HDL中，模块可以被任何其它模块调用，这种调用实际上是将模块所描述的电路复制并连接。一个模块可以调用多个模块，这些模块可以是相同的，也可以是不同的
  1. 一个模块被调用一次
    在这里插入图片描述
  • 实际上对于模块调用来讲，只需要注意这四个地方就可以了
    （1）“模块名”是在 module 定义中给定的模块名，它指明了被调用的是哪一个模块
    （2）“参数值列表”是可选项，它是将参数值传递给被调用模块实例中的各个参数
    （3）“实例名”是模块被调用到当前模块的标志，用来索引层次化模块建模中被调用模块的位置，就是被调用模块在当前模块的名称
    （4）“端口名列表”是被调用模块实例各端口相连的外部信号，所有的输入输出信号的列表

在这里插入图片描述
在这里插入图片描述

  • 根据不同层次的实例名。可以很快找到目标信号（一般用U代表Utility，也可以自己起名字）
  1. 一个模块被调用多次
    在这里插入图片描述
  • ！！衡量一个硬件描述语言是否写的好，并不是看你代码是否写成简化的样子，
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普通的晓学生
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