本文介绍了如何利用Modelsim进行Verilog硬件描述语言设计四位全加器，以及如何在Quartus中构建并查看逻辑电路图。通过并行进位的方式，详细阐述了设计步骤，包括新建工程、编写源代码、编译和仿真。最后，通过实验验证了4位全加器功能的正确性。
学习目的：采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器
【学习内容】
加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）.
设计步骤：(1)建立新工程项目：打开modelsim软件，进入集成开发环境，点击File→New project
(2)
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