数字逻辑电路与Verilog设计课本书P93代码仿真

1.实验目的
完成课本书上P93代码仿真（1位BCD加法器的Verilog代码)
2.实验内容
BCD码的加法：

两个BCD数相加的复杂性在于它们的和值会超过9，在这种情况下，必须进行校正。用X=x3x2x1x0, Y=y3y2y1y0表示两个BCD数;用S=s3s2s1s0表示所需的和值，S=X+Y;很明显如果X+Y≤9,则该加法和两个4位二进制数的加法相同。但是，如果X+Y>9，则结果需要两组BCD码表示。另外，由4位加法器产生的4位和值也不正确。

有两种情况需要进行校正:使用4位时和值大于9但是没有产生进位信号，以及使用4位时和值大于15并且产生进位信号。在第一种情况中4位的加法产生Z=7+5=12。为了得到正确的BCD结果，我们必须得到S=2和进位输出1。很明显需要校正的原因是4位的加法实际上是模16的进制，而十进制数是模10的进制。因此，当结果超过9时，对结果加6可以得到正确的十进制数。我们按如下方式进行运算:

Z= X+Y

如果Z≤9,则S=Z,并且进位输出为0;

如果7>9，那么S=Z+6,并且进位输出为1。

如下代码输入X,Y和输出S定义为4位数。中间和值Z定义为5位数，if-else语句提供了上面所述的

3.设计代码

module bcdadd(Cin,X,Y,S,Cout);
  input Cin;
  input [3:0]X,Y;
  output reg [3:0]S;
  output reg Cout;
  reg [4:0]Z;

  always @(X,Y,Cin)
  begin
     Z=X+Y+Cin;
     if(Z<10)
        {Cout,S}=Z;
     else
         {Cout,S}=Z+6;
   end

endmodule

测试代码：

module tadd4;
reg [3:0] x,y;
reg cin ;
wire [3:0] s;
wire cout;

bcdadd myadd4(.S(s),.Cout(cout),.Cin(cin),.X(x),.Y(y));

initial
begin
            cin<=0;x<=11;y<=2;
      #10  cin<=0;x<=9;y<=6;
      #10  cin<=0;x<=9;y<=7;
      #10  cin<=1;x<=11;y<=2;
      #10  cin<=1;x<=9;y<=6;
      #10  cin<=1;x<=9;y<=7;
      #10  $stop;
end

endmodule

4.实验结果截图：

5.实验相关软件
quartus II 13.1和modelsim

6.实验视频：
哔哩哔哩