verilog逻辑移位与算术移位的区别（有仿真）

最新推荐文章于 2024-01-12 23:43:43 发布

城外南风起

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分类专栏： Verilog 文章标签： verilog 数字IC设计集成电路芯片

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本文通过一个具体的Verilog代码示例，详细解释了逻辑移位（>>）与算术移位（>>>）的区别。在Verilog中，逻辑移位忽略符号位，而算术移位则考虑符号位。文中使用Vivado进行行为级仿真，展示32位数据在不同移位操作后的结果，强调了$signed关键字在处理有符号数移位时的重要性。通过仿真实现，读者能清晰理解两种移位操作的差异。

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原文链接：verilog逻辑移位与算术移位的区别（有仿真）

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verilog中，逻辑移位与算术移位的右移符号分别为“>>”和“>>>”，左移同理。

两者的区别在于：逻辑移位不考虑符号位，左移和右移都只补零；算术移位考虑符号位，左移补零，右移补符号位。

在vivado中进行行为级仿真，原始数据位32’hFF00ABC4，dout1为先逻辑左移再逻辑右移，dout2和dout3为先逻辑左移再算数右移。dout2和dout3的区别在于，verilog默认是无符号的，需要通过$signed声明有符号数。如果不声明，则会默认为无符号数，从而不区分算术左移与逻辑左移。

testbench仿真代码：

module test();
	wire [31:0] din,dout1,dout2,dout3;
	
    assign din = 32'hFF00ABC4;
    assign dout1 = (din<<2)>>4;
    assign dout2 = (din<<2)>>>4;
    assign dout3 = ($signed(din<<2))>>>4;
    
endmodule

仿真结果：