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最新推荐文章于 2024-06-14 13:37:43 发布

我要快快毕业

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文章标签： fpga开发

本文链接：https://blog.csdn.net/qq_55536224/article/details/137874962

版权

本文描述了一个使用同步时钟的模块，通过Mux状态机实现简化状态，包含IDLE和DATA两种数据收发状态。设计中利用计数器和串行操作，以及移位寄存器来控制输出信号z_reg。

摘要由CSDN通过智能技术生成

module top_module (
    input clk,
    input reset,   // Synchronous reset
    input s,
    input w,
    output z
);
    reg  state,next_state;
    parameter 	IDLE = 1'b0,
    			DATA = 1'b1;
    reg [1:0] count;
    reg [1:0] serial;
    reg z_reg;
    
    always @(*) begin
       
        next_state = (state==IDLE) ? (s ? DATA : IDLE) : DATA;
    end
    
    always @(posedge clk) begin
        if(reset) begin
            count<=2'b0;
            state<=IDLE;
            z_reg<=1'b0;
            serial<=2'b00;
        end
        else begin
            state<=next_state;
            case(state) 
                IDLE:begin 
                    z_reg<=1'b0;
                    count<=2'b00;
                    serial<=0;
                end
                
                DATA:begin
                    if(count==2'b10) begin
                    	count <= 2'b00;
                        serial <= 2'b00;
                        if((serial==2'b01) & w)
                            z_reg<=1;
                        else if((serial==2'b10) & !w )
                            z_reg<=1;
                        else 
                            z_reg <=0;
                    end
                    
                    
                    else begin
                        count<=count+1'b1;
                        z_reg <= 0 ;
                        if(w) 
                            serial <= serial+1'b1;
                        else
                            serial <= serial;
                    end
                end
            endcase
        end
    end
    
    assign z = z_reg;
    
endmodule

题目要求尽可能减少状态，故用Melay状态机，两个状态。

IDLE和DATA收发数据状态。