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这个作者很懒,什么都没留下…
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数字逻辑基础实验
20计本数字逻辑基础实验 一.独热码状态机 代码: 二.SR锁存器延迟模型 代码:module my_rs(reset,set,q,qbar); input reset,set; output q,qbar; nor #(1) n1(q,reset,qbar); nor #(1) n2(qbar,set,q); endmodule module tb_71; reg set,reset; wire q,qbar; initial begin set<=0;reset<=1; #10 set&原创 2021-06-11 15:06:03 · 289 阅读 · 1 评论 -
2021-06-04数字电路基础实验
2020计算机科学与技术数字电路基础实验 ****一.组合逻辑的测试模块 代码: module decoder3x8(din,en,dout,ex); input [2:0] din; input en; output [7:0] dout; output ex; reg [7:0] dout; reg ex; always @(din or en) if(en) begin dout=8’b1111_1111; ex=1’b1; end else begin case(din) 3’b000: begin原创 2021-06-03 23:06:35 · 187 阅读 · 0 评论 -
20计算机科学与技术数字逻辑基础实验
一、modelsim工程仿真流程 代码: module fulladd(sum,c_out,a,b,c_in); output sum,c_out; input a,b,c_in; wire s1,c1,c2; xor (s1,a,b); and (c1,a,b); xor (sum,s1,c_in); and (c2,s1,c_in); or (c_out,c2,c1); endmodule 庆幸 13:19:36 module test; wire sum, c_out; reg a,b,c_in;原创 2021-05-28 20:21:19 · 187 阅读 · 0 评论