verilog
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这个作者很懒,什么都没留下…
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数电期末作业
2020计本一班数字逻辑基础期末 一.教材书P40 图2.45,如图: 1.代码: module adder(a,b,s1,s0); input a,b; output s1,s0; assign s1=a&b; assign s0=a^b; endmodule 2.实验最终(因为没有测试代码,所以我们联合仿真的时候没有波形图,最终如下) 视频链接:https://www.bilibili.com/video/BV1Mh411Y7o6?share_source=copy_web 二.Veril原创 2021-06-28 18:08:11 · 135 阅读 · 0 评论 -
2021-06-04数字电路基础实验
2020计算机科学与技术数字电路基础实验 ****一.组合逻辑的测试模块 代码: module decoder3x8(din,en,dout,ex); input [2:0] din; input en; output [7:0] dout; output ex; reg [7:0] dout; reg ex; always @(din or en) if(en) begin dout=8’b1111_1111; ex=1’b1; end else begin case(din) 3’b000: begin原创 2021-06-03 23:06:35 · 187 阅读 · 0 评论