2021-06-04数字电路基础实验

2020计算机科学与技术数字电路基础实验
****一.组合逻辑的测试模块
代码：
module decoder3x8(din,en,dout,ex);
input [2:0] din;
input en;
output [7:0] dout;
output ex;
reg [7:0] dout;
reg ex;

always @(din or en)
if(en)
begin
dout=8’b1111_1111;
ex=1’b1;
end
else
begin
case(din)
3’b000: begin
dout=8’b111_1110;
ex=1’b0;
end
3’b001: begin
dout=8’b1111_1101;
ex=1’b0;
end
3’b010: begin
dout=8’b1111_1011;
ex=1’b0;
end
3’b011: begin
dout=8’b1111_0111;
ex=1’b0;
end
3’b100: begin
dout=8’b1110_1111;
ex=1’b0;
end
3’b101: begin
dout=8’b1101_1111;
ex=1’b0;
end
3’b110: begin
dout=8’b1011_1111;
ex=1’b0;
end
3’b111: begin
dout=8’b0111_1111;
ex=1’b0;
end
default:begin
dout=8’b1111_1111;
ex=1’b0;
end
endcase
end

endmodule

module tbdecoder;
reg [2:0] din;
reg en;
wire [7:0] dout;
wire ex;

initial
begin
#10 en=0;din=3’b000;
#10 en=0;din=3’b001;
#10 en=0;din=3’b010;
#10 en=0;din=3’b011;
#10 en=0;din=3’b100;
#10 en=0;din=3’b101;
#10 en=0;din=3’b110;
#10 en=0;din=3’b111;
#10 en=0;din=3’b1x1;
#10 en=1;din=3’b000;
#10 en=1;din=3’b001;
#10 en=1;din=3’b010;
#10 en=1;din=3’b011;
#10 en=1;din=3’b100;
#10 en=1;din=3’b101;
#10 en=1;din=3’b110;
#10 en=1;din=3’b111;
#10 $stop;
end

decoder3x8 idecoder(din,en,dout,ex);

endmodule

1.添加现有代码的文件或者创建文件然后打入代码。

2.进行编译，看是否有错误。

3.点击simulate。

4.点击work，然后选择好我们的测试文件，然后点击ok。

5.点击上图ok后，就会生成sim界面如下图。

6.选中测试文件，右键点击选择add wave。

7.再点击run all，就会出现wave图，如下

8.本次实验就是这样，谢谢观看。

二、时序逻辑的测试模块
代码：
module p2s(data_in,clock,reset,load,data_out,done);
input [3:0] data_in;
input clock,reset,load;
output data_out;
output done;
reg done;

reg [3:0] temp;
reg [3:0] cnt;

always@(posedge clock or posedge reset )
begin
if(reset)
begin
temp<=0;
cnt<=0;
done<=1;
end
else if(load)
begin
temp<=data_in;
cnt<=0;
done<=0;
end
else if(cnt==3)
begin
temp <= {temp[2:0],1’b0};
cnt<=0;
done<=1;
end
else
begin
temp <= {temp[2:0],1’b0};
cnt<=cnt+1;
done<=0;
end
end

assign data_out=(done==1)?1’bz:temp[3];

endmodule

module tbp2s;
reg [3:0] data_in;
reg clock,reset,load;
wire data_out;
wire done;

initial
begin
reset=1;
#15 reset=0;
end

initial clock=1;
always #5 clock=~clock;

always @(done)
begin
if(done==1)
begin
data_in=$random%16;
load=1;
end
else
begin
load=0;
end
end

always @(posedge clock)
if(load1)
begin:dis
integer i;
i=3;
repeat(4)
begin
@(posedge clock)
if(data_outdata_in[i])
$display(“Output Right!”);
else
$display(“Bed Output!data_out= %b ,but data_in[%d]= %b”,data_out,i,data_in[i]);
i=i-1;
end
end

p2s ip2s(data_in,clock,reset,load,data_out,done);

endmodule

1.本次实验与上面第一个实验步骤相仿，大家可以参考上面的过程。
最终的wave图如下：