2020计算机科学与技术数电实验三
一.4位加器的门级建模
电路结构：
1.打开quartus II，点击新建工程，创一个测试文件的路径。
2.选定工程文件。
3.tool settings选择modelsim。
4.新建文件verilog HDL。
5.将课本中的代码打入到新建的文件中。
6.输入玩完以后进行编译。（如编译失败，则是代码错误，仔细检查）
本文详细介绍了如何使用Verilog语言设计4位全加器，并通过Modelsim进行仿真验证，包括4位加法器的模块定义、代码编写、编译和联合仿真过程。
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