三八译码器实现

qq_57716246

于 2024-07-13 16:16:58 发布

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文章标签： fpga开发

本文链接：https://blog.csdn.net/qq_57716246/article/details/140401207

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1、设计输入

三八译码器有三个输入引脚（a,b,c）八个输出引脚，输入三位二进制信号产生八种状态。

真值表如下：

三八译码器真值表
a	b	c	out[7:0]
0	0	0	0000_0001
0	0	1	0000_0010
0	1	0	0000_0100
0	1	1	0000_1000
1	0	0	0001_0000
1	0	1	0010_0000
1	1	0	0100_0000
1	1	1	1000_0000

2、编写逻辑

module Decoder_38_Review(
    a,
    b,
    c,
    out
);
    input a;
    input b;
    input c;
    output reg [7:0]out;
//三八译码器
    always@(*) begin
        case({a,b,c})
            3'b000: out = 8'b0000_0001;
            3'b001: out = 8'b0000_0010;
            3'b010: out = 8'b0000_0100;
            3'b011: out = 8'b0000_1000;
            3'b100: out = 8'b0001_0000;
            3'b101: out = 8'b0010_0000;
            3'b110: out = 8'b0100_0000;
            3'b111: out = 8'b1000_0000;
        endcase
    end
endmodule

{a,b,c}表示位拼接，将三个一位信号拼接为一个三位信号。位拼接用于将多个指定位宽的操作数拼接为一个新的操作数。

always块描述的信号赋值时，被赋值变量应为reg型。

3‘b中b表示二进制；o表示八进制；d表示十进制；h表示十六进制。例：3’b110也可表示为3‘o6、3‘d6、3’h6

3、功能仿真

`timescale 1ns / 1ns
module Decoder_38_tb;
    reg a_s;
    reg b_s;
    reg c_s;
    wire [7:0]out;
//例化
    Decoder_38_Review Decoder_38_Review_tb(
        .a(a_s),
        .b(b_s),
        .c(c_s),
        .out(out)
    );
//激励
    initial begin
        a_s = 0;b_s = 0;c_s = 0;
        #200;
        a_s = 0;b_s = 0;c_s = 1;
        #200;
        a_s = 0;b_s = 1;c_s = 0;
        #200;
        a_s = 0;b_s = 1;c_s = 1;
        #200;
        a_s = 1;b_s = 0;c_s = 0;
        #200;
        a_s = 1;b_s = 0;c_s = 1;
        #200;
        a_s = 1;b_s = 1;c_s = 0;
        #200;
        a_s = 1;b_s = 1;c_s = 1;
        #200;
        $stop;
    end
endmodule

仿真结果如下：