Verilog验证--testbench

已于 2024-04-10 10:38:01 修改
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文章标签： fpga开发
于 2024-04-03 12:50:07 首次发布
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本文链接：https://blog.csdn.net/qq_59361580/article/details/137335735
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本文详细描述了在IT技术中，如何进行testbench设计，包括顶层接口的例化策略（如input转reg/wire/inout）、输入激励的设置、复位和数据初始化的过程，以及使用timescale和封装子程序(task)来控制时间和模块行为。
摘要由CSDN通过智能技术生成

Testbench步骤：

1、被测试设计.v的顶层接口进行例化

（例化中，input转换成reg；output转换成wire；inout转换成wire；）

2、被测试设计.v的输入接口添加激励

3、判断被测试设计.v的输出响应是否满足要求

※笔记：

1、testbench中以 initial begin...end进行复位，数据初始化（只执行一遍）

2、'timescale <时间单位>/<时间精度>，#N：延迟N个时间单位

（200ns，10个时钟周期后停止复位，模块开始运行）

3、封装子程序：

task xxx；//xxx是task名，自定义
    input [15:0] reset_time;
    begin
        ...
    end
endtask
爱打篮球xx
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