vivado报错：procedural assignment to a non-register result is not permitted“

module top_module(
    input clk,
    input [7:0] in,
    input reset,    // Synchronous reset
    output [23:0] out_bytes,
    output done); //

在进行Verilog代码编写时，想对输出out_bytes进行赋值，因此错误的在always块内将寄存器result的值赋给了out_bytes、

总结：

1、时序逻辑一定用非阻塞赋值”<=”,一旦看到敏感列表有 posedge 就用”<=”。
2、组合逻辑一定用”=” ，一旦敏感列表没有 posedge 就用”=”，一旦看到 assign 就用”=”。
3、时序逻辑和组合逻辑分成不同的模块，即一个 always 模块里面只能出现非阻塞赋值”<=”或者”=”。
4、assign语句必须使用阻塞赋值=

5、顶层模块中的input output默认是wire类型

6、在使用always块时，赋值语句中，只能是reg类型（若想对输出output在always块内进行赋值，可以在声明中改为 output reg [23:0] out_bytes.）

7、在使用assign时，赋值语句中，只能是wire类型。