VHDL模拟1秒时钟（使用quartus）

我使用的芯片如图所示

该芯片的系统时钟是2.048MHz，使用该系统时钟模拟出1Hz的时钟。

代码如下

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity fenpingqi is
port(
	clk:in std_logic;
	clkclk:buffer std_logic; --此处的buffer有利于此后使用该时钟，buffer是可反馈的类型	
	);

end fenpingqi;

architecture wzj of fenpingqi is

signal i:integer range 0 to 2048000;

begin  

process(clk)
begin

	if(clk'event and clk='1')then
		i<=i+1;
	if(q<1024000)then
		clkclk<='0';
	elsif(2048000>q and q>1024000)then
		clkclk<='1';
	elsif(q=2048000)then
		i<=0;
end if;

end if;

end process;

end fenpingqi；

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