VHDL语言设计8421码加法器（使用quartus）

我使用的芯片如图所示

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 什么是8421码？

       8421码又称为BCD码，是十进制代码中最常用的一种 [2] 。. 在这种编码方式中，每一位二值代码的"1"都代表一个固定数值。. 将每位"1"所代表的二进制数加起来就可以得到它所代表的十进制数字。. 因为代码中从左至右看每一位"1"分别代表数字"8""4""2""1"，故得名8421码。. 其中每一位"1"代表的十进制数称为这一位的权。

设计要求：

        两个一位的8421码相加，在七段数码管上显示出加数、被加数以及结果。

思路分析：

        一位的8421码的范围是0~9，两位相加范围就是0~18。

        使用八位的拨码开关来设置加数以及被加数（其中四位设置加数、另外四位设置被加数）， 在七段译码管上显示（译码过程翻我之前的文章）。将两个8421码转化成整形（integer类型）数字后进行相加，相加后在七段译码管上显示。

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代码如下：

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_un