quartus II9.0(DE2)将27MHz时钟信号分频为1Hz(秒表)

原理介绍:

要将27MHz(27*10^6)分频为1Hz,需要使用一个25位的计数器(lpm_counter)。每个时钟周期,计数器将增加1,直到达到2^25-1(即33554431)(刚好可以算到27*10^6),然后重新开始计数。当计数器达到特定值时,可以触发一个输出信号。还需要一个25位输入的数值比较器(lpm_compare)这个是来判断信号是否达到1s。

一、器件介绍

25位计数器(lpm_counter)设置如下:

找到相应器件:

设置25位bits:

设置计数目标(27000000):

25位的数值比较器(lpm_compare):

找到相应器件:

设置25位bits和a=b判断条件:

设置比较目标(参数6750000)(切记不是27000000):

没提到的步骤选“Next”,最后“Finish”。

二、电路图演示(左边是计数器,右边为比较器):

其中输入引脚绑定了27MHz的时钟信号,输出结果绑定了SW[0]的灯泡。

三、注意

仿真时,因为未做一些参数调整,有可能结果是固定的值,原因是仿真时波形图是纳秒级别的与1s相差过远,所以结果为0(不变)。只有烧录时才能正常显示。因为只是单纯分频信号故结果展示不是很明显。这章主要是配置,下一章出一个案例(用D触发器实现8进制计数器)。

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Quartus II 9.0是一款用于编程和设计数字逻辑电路的软件,在该软件中可以实现A5/1加密算法。 A5/1是一种流密码算法,用于对无线通信进行加密,主要应用于2G GSM移动通信。该算法使用3个线性反馈移位寄存器(LFSR)作为关键部件,称为寄存器1、寄存器2和寄存器3。这三个寄存器的初始密钥不同,通过LFSR的位运算完成密钥流的生成和加密。 在Quartus II 9.0中,我们可以使用硬件描述语言(HDL)如VHDL或Verilog来描述A5/1算法,并通过该软件提供的仿真和综合功能来实现对应的硬件电路。 首先,我们需要用HDL语言描述A5/1算法的逻辑电路,包括3个LFSR的运算逻辑、连接逻辑和时钟控制等。然后,使用Quartus II 9.0的仿真功能,可以对这个描述进行功能验证,确保算法的正确性。 接下来,我们可以使用Quartus II 9.0的综合功能将HDL代码综合为目标硬件的网表文件。在这个过程中,Quartus II会将我们编写的HDL代码转化为对应的逻辑门电路。 最后,我们可以使用Quartus II 9.0的布局布线功能将网表文件映射到目标FPGA芯片中,并生成最终的bitstream文件。这个过程会通过自动布线来连接芯片内部的逻辑资源,并根据我们的设计约束生成最优的电路布局。 通过这样的流程,我们可以在Quartus II 9.0软件中成功实现A5/1加密算法的硬件电路设计。这样设计出来的电路可以直接烧录到FPGA芯片中,从而实现对通信数据的加密处理。
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