单总线CPU设计(现代时序)(HUST)--第6关

第6关：现代时序硬布线控制器状态机设计

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实验目的

帮助学生理解现代时序系统中硬布线控制器设计的基本原理，学生能设计硬布线控制器核心部件状态机模块。

实验内容

利用数字逻辑电路相关知识设计现代时序硬布线核心部件状态机模块,实际状态机如下图：

按状态图填写5号excel表，自动生成次态逻辑表达式后，即可在logisim中自动生成该电路。

电路引脚

信号	输入输出	位宽	功能描述
S4	输入	1	现态输入第4位
S3	输入	1	现态输入第3位
S2	输入	1	现态输入第2位
S1	输入	1	现态输入第1位
S0	输入	1	现态输入第0位
LW	输入	1	当前指令为lw指令
SW	输入	1	当前指令为sw指令
BEQ	输入	1	当前指令为beq指令
ADDI	输入	1	当前指令为addi指令
SLT	输入	1	当前指令为slt指令
equal	输入	1	条件反馈信号
N4	输出	1	次态输出第4位
N3	输出	1	次态输出第3位
N2	输出	1	次态输出第2位
N1	输出	1	次态输出第1位
N0	输出	1	次态输出第0位

子电路外观如下：

电路框架

MipsOnBusCpu-1.circ ◇硬布线状态机 子电路 注意：可以整体平移引脚框到电路任何位置，但由于电路封装与引脚位置和顺序有关系，所以框内引脚一律不许增删改，哪怕是移动位置调整顺序，改变引脚朝向，也不要在电路中增加额外的引脚，否则测试系统无法测试。

电路测试

完成设计后，可利用文本编辑工具打开 MipsOnBusCpu-1.circ，将所有文字信息复制粘贴到 Educoder 平台的代码框中，再点击评测按钮即可进行本关测试。平台会对你设计的电路进行自动测试，为方便测试，请勿修改子电路封装。

测试用例及输出结果说明

最终输出包括个检测引脚的期望值和实际值，出错时请对比查错。

#	信号	功能描述
1	Cnt	测试用例编号，注意是十六进制
2	S	现态值
3	LW	lw指令译码信号
4	SW	sw指令译码信号
5	BEQ	beq指令译码信号
6	SLT	slt指令译码信号
7	ADDI	addi指令译码信号
8	NS	次态值

本关测试用例如下：

1. Cnt S LW SW BEQ SLT ADDI NS
2. 00 00 0 0 0 0 0 01
3. 01 01 0 0 0 0 0 02
4. 02 02 0 0 0 0 0 03
5. 03 03 1 0 0 0 0 04
6. 04 03 0 1 0 0 0 09
7. 05 03 0 0 1 0 0 0e
8. 06 03 0 0 0 1 0 13
9. 07 03 0 0 0 0 1 16
10. 08 04 0 0 0 0 0 05
11. 09 05 0 0 0 0 0 06
12. 0a 06 0 0 0 0 0 07
13. 0b 07 0 0 0 0 0 08
14. 0c 08 0 0 0 0 0 00
15. 0d 09 0 0 0 0 0 0a
16. 0e 0a 0 0 0 0 0 0b
17. 0f 0b 0 0 0 0 0 0c
18. 10 0c 0 0 0 0 0 0d
19. 11 0d 0 0 0 0 0 00
20. 12 0e 0 0 0 0 0 0f
21. 13 0f 0 0 0 0 0 00
22. 14 0f 0 0 0 0 0 10
23. 15 10 0 0 0 0 0 11
24. 16 11 0 0 0 0 0 12
25. 17 12 0 0 0 0 0 00
26. 18 13 0 0 0 0 0 14
27. 19 14 0 0 0 0 0 15
28. 1a 15 0 0 0 0 0 00
29. 1b 16 0 0 0 0 0 17
30. 1c 17 0 0 0 0 0 18
31. 1d 18 0 0 0 0 0 00

调试技巧与常见故障

1、检查待测电路引脚框架是否和前面的图一致，调整引脚会引起待测部件封装接口改变，导致测试无法正常进行; 2、检查待测电路子电路外观也就是封装和前面的图是否一致，引脚位置，引脚顺序、引脚数目等，这个不一样肯定不正常;

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