vcs仿真中一个简单的makefile

VCS（Verilog Compiled Simulator）是常用的RTL仿真工具。下面介绍一个简单的makefile，可以完成RTL编译，仿真和erdi启动。

comp:
    $(VCS) +incdir+catalog\
    -f file.f

run:
    $(SIMV)


VCS = vcs -full64+nospecify +nottimingcheck -sverilog -timescale=1ns/1ns +lint=TFIPC-L\
       +warn=noMPD\
       -debug_access+all +vpi\
        -CFLAGS -DVCS

verdi:
    verdi +v2k -nologo -sverilog +incdir+\
    +systemverilogext+sv +verukig2001ext+v -f file.f -top testbench