vivado报错ERROR: [USF-XSim-62] [VRFC 10-3180]

最新推荐文章于 2023-08-22 10:06:27 发布

ricarleo

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文章标签： fpga开发

本文链接：https://blog.csdn.net/ricarleo/article/details/132090613

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作者在使用Vivado时遇到错误，发现一个看似简单但有效的方法：当遇到问题时，新建工程并重新导入文件，此法在2022年版本中解决问题，之前未遇类似问题。

摘要由CSDN通过智能技术生成

vivado的功能不够完善，我明明写的毫无问题，但就是报错，除了网上碰到的其他情况，我有一种说简单也简单，说复杂也复杂的解决办法

如图，提示为解决前

解决后完美仿真

办法就是：新建工程，把文件再新建一遍，解决，

我今天下午遇到的两次都这样解决了，不知道是不是vivado版本原因，我是2022，之前18没有这样过。

确定要放弃本次机会？

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ricarleo

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为什么行为仿真报错ERROR: [USF-XSim-62] 'elaborate' step failed with error(s). Please check the Tcl console output or 'D:/desk_2/poalr/poalr.sim/sim_1/behav/xsim/elaborate.log' file for more information.

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编译通过，但是仿真不了，错误如下（在改代码之前还可以仿真的，而且仿真代码没改动）百度了，说一定是自己的代码有问题，但是找不到问题呀！之后看了下vlog.log文件，发现下面的错误这个错误的意思是用的变量，先使用，再定义的,如下代码就会仿真不了（下面的代码只是示例）aaa blk( .clk(clk), .a_in(a_in), .b_out(b_out) ); reg a_in; wire b_o...

这个报错是什么意思ERROR: [USF-XSim-62] 'elaborate' step failed with error(s). Please check the Tcl console output or 'D:/desk_2/poalr/poalr.sim/sim_1/behav/xsim/elaborate.log' file for more information.

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