一、软件准备
1.Quartus II的安装
2.Modelsim SE安装
二、创建D触发器原理图并仿真
1.创建工程
File->New Project Wizard:
一直点击Next
设置工程的存储位置和项目名称
直接点击next:
选择目标芯片:cycloneIVE系列的EP4CE11529C7
随后一直点击next最后finish
此时界面上会出现顶层文件名和项目名:
2.新建原理图文件
打开QuartusII,选菜单“File”一“New”,在弹出的“New-”对话框中选择“ Design Files” 的原理图文件编辑输入项“Block block diagram/schematic File"按"OK"后将打开原理图编辑窗。
点击按纽“ Symbol Tool”或直接双击原理图空白处,从“ Symbol”窗中选择
需要的符号,或者直接在“name”文本框中键入元件名
4 个 nand2 与非门,1 个 not 非门,2个输入管脚和2个输出管脚,并连线,最终如下图:
3.编译
进行编译,若无错误则可进行下一步,若有错进行原理图修改。
4.仿真波形图
新建波形文件。如上面新建图形文件的方法,从“file”中选择“new”,然后从出现的对话框中选择“university program VWF”。
点击“OK”。
输入波形文件。在波形文件编辑器左端大片空白处双击,出现“insert node or bus”对话框,点击“node finder”按钮。如图。
然后在随后出现的“node finder”对话框中点击“list”按钮,则半加器中所有的输入输出引脚全部出现在对话框左边。再在该界面上点击“>>”,则把左边所有的端口都选择到右边,进入波形,如图。
点击两次“OK”后,出现如图的波形文件。
编辑输入CLK,产生时钟信号
功能仿真
点击功能仿真编译按钮:
仿真结果
时序仿真
进行相关设置:
主界面【Processing】→【Start】→【Start Fitter】
没有错误
点击【Start TimeQuest Timing Analyzer】
返回VMF界面,再次点击时序仿真按钮就好了。
仿真结果如下(延迟了1个时钟周期):
时序仿真图:
三、调用D触发器并仿真
1.创建工程
与三、1.创建工程相同
2.新建原理图文件
再添加输入和输出管脚。最终原理图如下:
3.编译
3.编译:
4.仿真波形图
四、用Verilog语言实现D触发器及时序仿真
1.创建工程
与三、1.创建工程相同
2.新建Verilog HDL 文件
【File】→【New】→【Verilog HDL File】
编写代码:
//pro1_D3与文件名一致
module NXT(D,CLK,Q);
input D;
input CLK;
output Q;
reg Q;
always @ (posedge CLK)//我们用正的时钟沿做它的敏感信号
begin
Q <= D;//上升沿有效的时候,把d捕获到q
end
endmodule
3.编译
保存文件并编译.
使用rtl viewer查看硬件电路图
硬件电路图
4.仿真波形图
五、总结
通过三种不同的方式对比,更加清楚的了解了D触发器的内部结构,以及仿真过程,不仅增强了我的自学能力同时也收获颇丰。