Xilinx FPGA嵌入式开发（二） - XPS中的时钟模块和复位模块

 

 Clock Generator模块：

端口说明：CLKIN为外部输入时钟，如果是外部差分时钟信号，在MHS文件的PORT行指定*_p、*_n管脚均为同样的Net，如dcm_clk_s，差分极性分别指定正负即可。CLKFBIN为DCM的CLKFB输入端口，如果选择使用，即DCM使用外部反馈方式，此时CLKFBOUT输出口也应该使用，且CLKFBOUT连接到CLK0输出口，而CLKFBIN连接到CLKFBOUT经过时钟分配网络后的信号，用于调节时钟信号延迟。如果不使用CLKFBIN，则CLKFBOUT也不使用，在DCM内部把CLK0的输出经过BUFG缓冲后，一路送到CLK0端口，一路送给CLKFBIN。

  参数说明：

  C_CLKFBIN_FREQ