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RSS订阅原创 选题五 篮球24秒计时
一、实验步骤1、打开Modelsim,新建项目2、创建项目名称3、新建文件，建立所需要的文件，在Add file as type中选择Verilog4、将代码全部输入到文件中，并保存5、然后点击编译，验证代码是否正确，全部正确后就可以进行仿真6、添加波形图并放大二、实验代码源代码module digital(TimerH,TimerL,over,Reset,Stop,clk);output [6:0]TimerH;output [6:0]TimerL;output o
2021-06-27 22:41:47
219
原创 4.8实验
一、实验步骤1、打开Modelsim,新建项目2、创建项目名称3、新建文件，建立所需要的文件在Add file as type中选择Verilog4、将代码全部输入到文件中5、然后点击编译，验证代码是否正确，全部正确后就可以进行仿真6、添加波形图并放大二、实验代码源代码module Add_full_unit_delay(output c_out,sum,input a,b,c_in);wire
2021-06-27 22:28:49
83
原创 4.8实验
一、实验步骤1、打开Quartus II新建一个工程文件2、文件路径，新建一个文件夹，文件夹命名为代码名称3、新建文件4、输入代码，运行检查是否有错代码：module Add_full_unit_delay(output c_out,sum,input a,b,c_in);wire w1,w2,w3;Add_half_unit_delay M1(w2,w1,
2021-06-21 20:42:09
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原创 书P111 4.25实验 四选一多路选择器
一、实验步骤1、打开Quartus II新建一个工程文件2、文件路径，新建一个文件夹，文件夹命名为代码名称3、新建文件4、输入代码，运行检查是否有错代码module mux4to1(w0,w1,w2,w3,S,f);input w0,w1,w2,w3;input [1:0] S;output f;assign f=S[1]?(S[0]? w3:w2):(S[0]?w1:w0);endmodule5、运行且没有错误后点击settings进行编辑确认添加6、开始联合仿
2021-06-21 16:36:33
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原创 2021-06-11
一 实验过程第一步：打开Quartus II新建一个工程文件路径如图（新建一个与项目名称相同的文件）在存有Quartus II的盘里创建一个新的文件夹，命名为实验名第二步：点击file 新建，对话框中选择 Verilog HDL File第三步：输入代码第一个module ex8_1(clock,reset,x,y1,y2) ;input clock,reset;input x;output y1,y2;reg y1,y2;reg [3:0] cstate,nstate
2021-06-11 14:18:49
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原创 数字电路实验-06-04
一 实验过程第一步：打开Quartus II新建一个工程文件路径如图（新建一个与项目名称相同的文件）在存有Quartus II的盘里创建一个新的文件夹，命名为实验名第二步：点击file 新建，对话框中选择 Verilog HDL File第三步：输入代码第一个module decoder3x8(din,en,dout,ex);input [2:0] din;input en;output [7:0] dout;output ex;reg [7:0] dout;reg ex;a
2021-06-04 12:54:08
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原创 数字电路528（2）
一 实验过程第一步：打开Quartus II新建一个工程文件路径如图（新建一个与项目名称相同的文件）在存有Quartus II的盘里创建一个新的文件夹，命名为实验名第二步：点击file 新建，对话框中选择 Verilog HDL File第三步：输入代码module MSDFF(Q , Qbar , D , C );output Q , Qbar ;input D , C ;notnot1 ( NotD ,D) ,not2 ( NotC , C) ,not3 ( NotY ,
2021-05-28 15:14:21
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原创 数字电路528
一 实验过程第一步：打开Quartus II新建一个工程文件路径如图（新建一个与项目名称相同的文件）在存有Quartus II的盘里创建一个新的文件夹，命名为实验名第三步：输入代码modulefulladd(sum,c_out,a,b,c_in);output sum,c_out ;input a,b,c_in;wires1, c1, c2 ;xor(s1,a,b) ;and(c1,a,b) ;xor(sum, s1,c_in) ;and(c2,s1,c_in) ;o
2021-05-28 15:04:00
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原创 数电实验P155，5-5
一 实验过程第一步：打开Quartus II新建一个工程文件路径如图（新建一个与项目名称相同的文件）在存有Quartus II的盘里创建一个新的文件夹，命名为实验名第二步：点击file 新建，对话框中选择 Verilog HDL File第三步：输入代码module example5_5(x1,x2,x3,Clock,f,g);input x1,x2,x3,Clock;output reg f,g;always @(posedge Clock)begin f = x1&
2021-05-22 13:26:44
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原创 2020计算机数电实验第四次（2）
一 实验过程第一步：打开Quartus II新建一个工程文件路径如图（新建一个与项目名称相同的文件）第二步：点击file 新建，对话框中选择 Verilog HDL File第三步：输入代码module fulladd(sum,c_cut,a,b,c_in);output sum,c_cut;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b);and (c1,a,b);xor (sum,s1,c_in);and (c2,s1,c_in);or
2021-05-21 17:11:27
348
原创 20计算机数电实验四--编译器的门级建模
一 实验过程第一步：打开Quartus II新建一个工程文件路径如图（新建一个与项目名称相同的文件） 第二步：点击file 新建，对话框中选择 Verilog HDL File第三步：输入代码module DEC2x4 (Z,A,B,Enable );output [3:0] Z;input A,B,Enable;wire Abar,Bbar;notnot0 (Abar,A),not1 (Bbar,B);nandnand0(Z[3],Enable,A,B),nand1(Z[
2021-05-21 16:44:45
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原创 数字电路实验 4位加法器入门建模
第一步 打开quartus II新建一个文件第二步新建一个文件夹在你所要保存的地方在将文件名命名成和代码一样的名称第三步保存代码并将名称改为和代码名称相同的（很重要哦）第四步 在文件夹中找到fulladd.vt用记事本打开，并用代码替换module tadd4;reg [3:0] x,y;reg cin;wire [3:0] s;wire cout;add4 myadd4(.S(s),.COUT(cout),.CIN(cin),.X(x),.Y(y));initialbegi
2021-05-07 22:59:01
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空空如也
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