一 实验过程
第一步:打开Quartus II新建一个工程文件路径如图(新建一个与项目名称相同的文件)
在存有Quartus II的盘里创建一个新的文件夹,命名为实验名
第二步:点击file 新建,对话框中选择 Verilog HDL File
第三步:输入代码
module example5_5(x1,x2,x3,Clock,f,g);
input x1,x2,x3,Clock;
output reg f,g;
always @(posedge Clock)
begin
f = x1& x2;
g = f | x3;
end
endmodule
运行并保存
第四步:
点settings,再点击Compile text bench
第五步:跳转到Modelsim显示出波形图,改一下数据
二 过程链接
https://v.qq.com/x/page/f3247mi2a3a.html