数字电路528（2）

一 实验过程
第一步：打开Quartus II新建一个工程文件路径如图（新建一个与项目名称相同的文件）

在存有Quartus II的盘里创建一个新的文件夹，命名为实验名

第二步：点击file 新建，对话框中选择 Verilog HDL File

第三步：输入代码
module MSDFF(Q , Qbar , D , C );
output Q , Qbar ;
input D , C ;

not
not1 ( NotD ,D) ,
not2 ( NotC , C) ,
not3 ( NotY , Y) ;
nand
nand1 ( D1 , D , C) ,
nand2 ( D2 , C , NotD) ,
nand3 ( Y , D1 , Ybar ) ,
nand4 ( Ybar , Y , D2) ,
nand5 ( Y1 , Y , NotC ) ,
nand6 ( Y2 , NotY , NotC) ,
nand7 ( Q , Qbar , Y1 ) ,
nand8 ( Qbar , Y2 , Q ) ;

endmodule

module tb_23;
reg d;
reg clk;
wire q, qbar;

initial clk=0;
always #5 clk=~clk;

initial
begin
d=0;
#7 d=1;
#4 d=0;
#9 d=1;
#11 d=0;
#20 $stop;
end

MSDFF ms_dff(q,qbar,d,clk);

endmodule
第四步：
点settings，再点击Compile text bench
第五步：跳转到Modelsim显示出波形图，改一下数据

二 过程链接
https://v.qq.com/x/page/s324912b0bs.html