verilog工程设计中语句

1.verilog工程设计中不用的语句

原则：所使用的代码必须能够综合出电路

1.initial （设计不用，仿真时使用）

2.task,function （设计不用，仿真很少使用）

3.for , while , repeat , forever （设计不用，仿真很少使用）

4.在设计中，模块内部不能出现X态和Z态，模块内部不能出现三态门

5.force,wait,fork（设计不用，仿真很少使用）

6.#5 （设计不用，仿真时使用）

7.casex和casez（设计和仿真都不使用）

2.verilog工程设计中使用的语句

原则：所使用的代码必须能够综合出电路

1.reg /wire   parameter

2.always , assign

3.if else 和 case （条件语句）

4.算数运算符（+，-，*，/，%）

5.赋值运算法（时序逻辑中用<=，组合逻辑中用=）

6.关系运算符（<,>,<=,>=）

7.逻辑运算符（&&，||，！）（注意逻辑运算两边必须为1bit信号）

8.位运算符（&，|，~，^）

9.移位运算符（<<,>>）

10.拼接运算符（{}）