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RSS订阅原创 FPGA在校学习记录系列---实验7(2)使用Altera PLL锁相环生成时钟（Verilog HDL）
Altera PLL锁相环设置，内附程序和仿真代码，基于PLL32位定时器的仿真验证
2024-05-25 14:57:21
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原创 FPGA在校学习记录系列---实验7(1)IP核的调用及仿真(ALTPLL)（Verilog HDL）
主要在FPGA的IP内核的创建和使用，内附操作流程和仿真代码，结果已验证
2024-05-06 17:23:54
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原创 FPGA在校学习记录系列---实验4不同状态的LED+开发板（Verilog HDL）
重点在于FPGA开发板引脚的锁定和下载与烧录。（Verilog HDL语言）
2024-03-26 20:18:07
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原创 FPGA在校学习记录系列---实验3八选一数据选择器（Verilog HDL）
八选一数据选择器（Verilog HDL）内附代码仿真图，仅为在校学习记录
2024-03-26 17:10:30
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原创 FPGA在校学习记录系列---实验2八线三线编码器并仿真（Verilog HDL）
用FPGA实现8线3线编码器，内附代码和仿真，使用Verilog HDL语言
2024-03-26 09:37:48
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原创 FPGA在校学习记录系列---新建一个FPGA工程编写程序并仿真（Verilog HDL）
在学校学习新建一个FPGA工程，并包括仿真（内有代码）
2024-03-25 23:31:15
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空空如也
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