sv学习（1）-内建数据类型

1、内建数据类型

SV是对verilog的扩展，verilog中一般使用reg和wire两种数据类型，下表显示了SV的扩展类型：

二值状态指的是：0，1
四值状态指的是：0，1，z（高阻），x
以logic类型为例：、

对于bit类型：


四值数据类型只有wire、reg、integer 、logic、time五种，其余的都是二值数据类型，其中logic是SV新加的类型，然后SV中用real和realtime来表示浮点数，常用的数据类型一般只有logic和bit、time、wire、reg几种。
sv创建logic的初衷是期望将验证环境中的硬件部分和软件部分隔离开来。logic不能有多个结构性的驱动，例如在双向总线建模的时候，此时需要用wire类型。
（2）类型转换
在写代码过程中应该尽量避免出现变量不一致的情况，会出现以外的错误，当然也可以通过静态转换的方式对数据类型进行转换。方法是在加上单引号即可，但是这种转换没有返回值。
该方法的定义为：



这里显示，这两种转换方式都可以把有符号数转成无符号数，且第一种方式如果转换位宽大于src的位宽时。会在左边添加最高位的值。
$cast 方法作为task或者function使用时均可以检测转换是否成功，作为task失败会报error，作为function转换会有返回值。
静态转换和动态转换这种在转换过程中有明显函数和符号的称为显式转换，而没有明确声明的叫做隐式转换：



关于类型转换的部分这个在后面再介绍。