vcs编译vhdl和verilog混合语言

qyxu

已于 2024-10-16 16:53:03 修改

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分类专栏： vcs 文章标签：测试工具

于 2024-10-16 11:25:48 首次发布

本文链接：https://blog.csdn.net/shxu2012/article/details/142971512

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2步操作，先编译后仿真

编译时需要把vhdl和verilog分开进行编译。

vlogan -full64 +v2k -sverilog +libext+.v -timesacle=1ps/1ps +define+MIX -f $filelist_verilog $filelist_env -f $filelist_tc

vhdlan -full64 -f $filelist_vhdl

vcs +vcs+flush+all +vcs+lic+wait -timescale=1ps/1ps -debug_region=cell+lib -debug_acc+all +lint=TFIPC-L -Mupdate +memcbk +vpi -q +error+100 -full64 +vcsd $cov -l ./sim/compile.log -top tb -o ./sim/simv -P xxx/novas.tab xxx/pli.a

此时生成仿真用的相关文件，放在sim文件夹中，simv为仿真可执行文件。

./sim/simv +fsdb+force +ntb_random_seed=$seed $sim_cov +tc_name=$tc_name $wave_dump -l ./sim/sim.log

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