vcs联合编译v/sv/c++代码

1，假设有三个文件：top.sv，dpi.h，dpi.cc
可以直接使用vcs -sverilog top.sv dpi.cc -R
但是当c代码或者sv代码都很多时，这样的操作就不合适了。


2，尝试文件列表的方式
vcs -sverilog -f filelist -R
$cat filelist
top.sv
dpi.h
dpi.cc
这样会出错，因为vcs的文件列表，不支持c代码
可以使用vcs -sverilog -f filelist dpi.cc -R
$cat filelist
top.sv


3，如果c代码和很多，那同样也会遇到cmd过长的问题，怎么解决？
解决办法：先编译c代码，shared属性；再编译sv/v代码。
g++ -Wall -m64 -g -fPIC your_cpp1.cpp your_cpp2.cpp -shared -o your_gen.so
vcs -debug_all -full64 -sverilog -R +define+your_define rtl_file.sv your_gen.so

可以写makefile来完成这些so的编译，而且不易出错。

参考：

http://www.edaboard.com/thread315565.html

http://www.edaboard.com/thread206597.html