STA
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STA -- clock gating check
对于现在design中例化好的icg以及工具插进去的icg,不存在clock gating check的问题,因为clock gating 搞成了一个lib cell,不再是latch加上与门的组合。不过design中除了这些icg,还有一些的clock gating check的出现,这些是designer有意或者无意的写法导致。下面介绍什么样的电路可能会被认为是clock gating原创 2022-11-17 21:08:18 · 3039 阅读 · 1 评论 -
Signoff Criteria --- ocv/aocv/pocv之POCV介绍
sensit,而Path中的Mean等于Path中的前一级Mean加上Incr中的本级别的mean,而Path中的Sensit等于Path中上一级的Sensit的平方值加或减Incr中的sensit的平方值,再开平方。而在报告中显示的derate值,也会相应的在如下的计算中体现出来。:通过在timing path上设置统一的early/late derate做hold和setup的check,这样的设置方式很简单,但同时很粗暴,会导致大部分cell的delay过于悲观,而小部分的可能又过于乐观。原创 2022-10-16 21:46:23 · 5306 阅读 · 1 评论 -
Signoff Criteria --- ocv/aocv/pocv之AOCV介绍
Advanced on chip variation,相比较于OCV来说,对于悲观度的去除很有效。相比较与ocv对于整个design中的lauch/capture path设置统一的derate值,aocv通过将cell derate值与cell的逻辑深度以及实际的位置结合起来进行derate值的设定。那么这种derate如何能够设置到具体的cell呢,其实是我们在跑STA时候会读入相关的aocv lib file,里面有专门对相关的cell进行的aocv derate值的描述。> table: \原创 2022-09-20 21:13:55 · 3496 阅读 · 2 评论 -
Signoff Criteria --- ocv applied and results
比如:对于launch clock,加上一个统一的大于1的derate值,就会在timing report中反映出来,相应的delay也会在原始值的基础上乘以这个derate值,相当于增大了launch line的delay,而对于capture clock line,相应地就会加上一个小于1的derate来计算delay,从而减小launch line的delay。一个技术,即使再先进,也是会有误差的。,也就是说真实的工作时候,可能是不满足setup timing 检查的,就有可能导致芯片的fail。原创 2022-09-09 18:22:23 · 1083 阅读 · 0 评论 -
Constraints --- transition(clock transition、input transition、max transition)
在综合阶段,或者是preCTS之前,在sdc约束中往往会存在set_clock_transition。也常常会听到所谓的ideal clock,本章节比较详细的讨论相关transition相关内容。原创 2022-08-22 14:44:40 · 7899 阅读 · 2 评论 -
Timing Check -- ICG timingcheck
这样相当于借用了后一个周期的时间,最多借用半个周期。这种方法对再后一级DFF的setup有影响,只能再后面一级的setup slack比较充裕的情况下使用。利用latch修hold的原理是利用低电平latch, 因为低电平latch在高电平时间是锁存的,所以当检查latch之后的DFF的hold时,因为在高电平latch的输出一直不变,所以一直满足后级DFF的hold time,也就是说hold的slack=半周期-holdtime (忽略clk skew 和c-q), hold违例就能改善。...转载 2022-08-18 00:10:14 · 615 阅读 · 0 评论 -
SDC --- set_max_delay注意事项
是STA check中的比较常见的约束,区别于其他的约束,这个命令主要是用于某一段path的长度的约束。之所以把他单独拎出来进行介绍,是因为set_max_delay的命令对于工具来说比较特殊,它的存在可能会因为其他约束的存在而无效,它的存在也可能会导致其他约束失效。因为它主要是用在异步timing arc之间的check。......原创 2022-08-12 17:55:51 · 14659 阅读 · 2 评论 -
Timing Check -- Timing signoff env
静态时序分析,对做完pr后的netlist进行同步时钟的timingcheck。如下图所示,为传统STA的流程图,其实通俗的讲,就是利用工具和输入键,定好一个spec,如果工具最终吐出来的报告满足我们的要求,那就属于pass,否则就需要进行eco迭代。......原创 2022-07-28 21:11:55 · 2082 阅读 · 1 评论 -
Timing Check -- signoff corner/view
在STA阶段经常会提到signoffcorner,signoffview,这到底是什么?其实这是我们做STA时候,需要考虑到的所有的情况的集合。signoffcorner即PVTcorner。原创 2022-07-28 19:46:45 · 2459 阅读 · 0 评论 -
Timing Check -- hold/setuptiming哪个更重要?
hold重要还是setup重要原创 2022-07-13 14:58:25 · 783 阅读 · 0 评论 -
Timing Check -- hold/setup check原理介绍
STA中的setup、hold timing check原创 2022-07-12 00:36:39 · 5722 阅读 · 0 评论