本文详细介绍了ARMv8/v9架构中Cache的多层结构，包括L1、L2和L3缓存，并探讨了指令缓存未命中和数据缓存未命中的类型。通过使用性能监视单元（PMU）和软件工具，可以统计Cache Miss，文中以直接配置PMU寄存器为例进行了说明。了解和减少Cache Miss有助于提升系统性能，提出了提高数据局部性、循环展开和预取策略等优化方法。
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ARM Cache Miss 统计
在ARMv8/v9架构中，缓存未命中（Cache Miss）的统计对于性能调优和系统分析至关重要。缓存未命中意味着处理器尝试从缓存中读取数据时没有找到，因此不得不从更低速的存储（如L2缓存或主内存）中加载数据，这会导致延迟增加和性能下降。理解和分析缓存未命中有助于发现程序的瓶颈，从而做出相应的优化。
Cache 多层架构简介
ARMv8/v9 架构通常包含多级缓存，最常见的是三级缓存：
- L1缓存：分为指令缓存（I-cache）和数据缓存（D-cache），通常每个核心都有自己的L1缓存。
- L2缓存：作为一个桥梁，连接快速但容量较小的L1缓存和慢速但容量较大的L3或主内存。L2缓存可能对每个处理器核心是独立的&#x
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