FPGA DDR3带宽测试

smallerlang

已于 2022-12-01 22:52:34 修改

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分类专栏： FPGA 文章标签： fpga开发

于 2019-07-23 17:39:48 首次发布

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axi4-256,memclk=100Mhz
axi4, clock period = 2500ps, memclk=100Mhz，data width = 256,
带宽2648MB/S，效率=2648/3200=82.76%

在这里插入图片描述
axi4, clock period = 2500ps, memclk=100Mhz，data width = 256,
带宽2382MB/S，效率=2382/3200=74.43%

在这里插入图片描述
axi4, clock period = 1250ps, memclk=200Mhz，data width = 256,
带宽5173MB/S，效率=5173/6400=80.84%

在这里插入图片描述
axi4, clock period = 1250ps, memclk=200Mhz，data width = 256,
带宽4304MB/S，效率=4304/6400=67.26%

在这里插入图片描述
axi4, clock period = 2500ps, memclk=100Mhz，data width = 64,
带宽655.41MB/S，效率=655.41/800=81.93%

在这里插入图片描述
axi4, clock period = 1250ps, memclk=200Mhz，data width = 64,
带宽1289MB/S，效率=1289/1600=80.57%

在这里插入图片描述
non-axi4, clock period = 2500ps, memclk=100Mhz，data width = 256,
带宽2741MB/S，效率=2741/3200=85.66%

在这里插入图片描述
non-axi4, clock period = 1250ps, memclk=200Mhz，data width = 256,
带宽5425MB/S，效率=5425/6400=84.77%

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