![](https://img-blog.csdnimg.cn/20201014180756913.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
fpga
Ysu-Slade
看世间繁华,仗剑天涯
展开
-
VHDL 设计单口RAM
library IEEE;use IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;use IEEE.STD_LOGIC_ARITH.ALL;-- Uncomment the following library declaration if using-- arithmetic functions with Signed or Unsigned values--use IEEE.NUMERIC_STD.ALL;-- Uncomme原创 2021-07-29 16:47:53 · 1060 阅读 · 0 评论 -
ila、dbg_hub、jatg时钟关系
ila,dbg_hub,jatg时钟关系,一个测试可以有多个ila模块,根据测试信号的输入输出频率不同,ila采样时钟频率也随之变化,多个ila模块会连到一个dbg_hub上,所以我们要分清楚他们时钟之间的关系,dbg_hub的时钟要大于等于最大时钟ila模块的时钟,否则下载bit文件到板卡上不会出现ila逻辑分析调试界面。 还会碰到的一个问题就是bit文件下载进去了,出来ila逻辑分析调试界面了,但是采集不到信号变化,没有wave,这时候就要考虑jatg时钟了,jatg时钟信号要小于ila...原创 2021-07-17 14:13:51 · 5413 阅读 · 1 评论