ila、dbg_hub、jatg时钟关系

最新推荐文章于 2024-09-27 10:22:40 发布

Ysu-Slade

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分类专栏： vivado fpga 文章标签： fpga verilog vhdl

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、 ila，dbg_hub，jatg时钟关系，一个测试可以有多个ila模块，根据测试信号的输入输出频率不同，ila采样时钟频率也随之变化，多个ila模块会连到一个dbg_hub上，所以我们要分清楚他们时钟之间的关系，dbg_hub的时钟要大于等于最大时钟ila模块的时钟，否则下载bit文件到板卡上不会出现ila逻辑分析调试界面。
还会碰到的一个问题就是bit文件下载进去了，出来ila逻辑分析调试界面了，但是采集不到信号变化，没有wave，这时候就要考虑jatg时钟了，jatg时钟信号要小于ila和dbg_hub时钟。
综上所述 dbg_hub >= ila时钟 > jatg时钟，只有满足这个关系，才会正常下载分析。
下面是两个例子“PrSl_LFClk_o”是一个降频时钟，接线如下图所示：
时钟关系：dbg_hub = ila1 > ila0
在这里插入图片描述

jatg时钟设置方法，生成bit文件后，open new target —>next —> connect to local server 点击next，然后就可以选择jatg Clock frequency，完成操作
在这里插入图片描述

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