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vivado
Ysu-Slade
看世间繁华,仗剑天涯
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character ‘2‘ is not in element type std_logic
当双引号直接引16进制的数据给多位宽寄存器赋值时,会产生character ‘2’ is not in element type std_logic,因为他会认为双引号里面的是二进制数,而二进制数只有0,1,所以会报错,在双引号前面加上数据类型就可以了。...原创 2021-07-26 11:38:53 · 744 阅读 · 0 评论 -
ila、dbg_hub、jatg时钟关系
ila,dbg_hub,jatg时钟关系,一个测试可以有多个ila模块,根据测试信号的输入输出频率不同,ila采样时钟频率也随之变化,多个ila模块会连到一个dbg_hub上,所以我们要分清楚他们时钟之间的关系,dbg_hub的时钟要大于等于最大时钟ila模块的时钟,否则下载bit文件到板卡上不会出现ila逻辑分析调试界面。 还会碰到的一个问题就是bit文件下载进去了,出来ila逻辑分析调试界面了,但是采集不到信号变化,没有wave,这时候就要考虑jatg时钟了,jatg时钟信号要小于ila...原创 2021-07-17 14:13:51 · 5619 阅读 · 1 评论 -
[IP_Flow 19-3805] Failed to generate and synthesize debug IPs. u_ila_0_synth_1/u_ila_0.dcp“: no suc
用vivado软件中的set up debug逻辑分析的时候,遇到[IP_Flow 19-3805] Failed to generate and synthesize debug IPs. u_ila_0_synth_1/u_ila_0.dcp": no such file or directory报错在网上查时有说路径太长,尝试后根本没有解决问题,然后就从set up debug下手,通过多次尝试,我发现在第一次用的时候往往不会出行此类问题,第二次或者多次使用时可能出现,就是我们改变mark_de原创 2020-12-15 11:36:55 · 10725 阅读 · 5 评论 -
Reading intermittently wrong data from core.Try slower target speed
FPGA在下板调试时出现Reading intermittently wrong data from core.Try slower target speed报错或者是Cheak that the hw_server is running and the hardware connectivity to the target这个错误的原因是因为dbg_hub时钟和逻辑分析的采样时钟一样而产生的错误,所以要求降低逻辑分析ILA的时钟频率,或者增加dbg_hub时钟频率。他们都连接的是我数字分频的时钟,原创 2020-12-03 10:06:10 · 3188 阅读 · 0 评论 -
vivado set up debug Clock Domain时钟选择
在FPGA调试时经常会用到set up debug功能对开发板的引脚波或数据形进行分析,相比于例化ILA来说,set up debug更为便捷,只需要在我们所要观察的信号波形前面加上(*mark_debug = true*)即可,不需要调用ila IP核。但是在综合之后,set up debug往往只有一个系统时钟提供选择,clock domain只能选板子输入时钟(例如50兆),这个时钟作为参考时钟肯定是不可以的,采样时钟频率太高,虽然有波形产生,但是采集的信号基本没有变化,所以在此基础上需...原创 2020-12-02 16:19:57 · 6712 阅读 · 0 评论 -
Vivado综合时出现[Synth 8-91] ambiguous clock in event control
废话不多说,我们在使用vivado软件进行Run Synthesis综合时,出现这个错误**[Synth 8-91] ambiguous clock in event control** 如下图所示在网上找了一波,改了一波,发现并没有消掉错误,头比较大,最终还是成功解决掉了。找了一下,定位在这个always块,我们通常习惯边缘触发,时钟上升沿和复位下降沿写到一起,但是,在always块里面并没有初始化的一些变量,也就是我们并没有用到rst_n,所以综合的时候就会报出上面的错误,将触发模式更改...原创 2020-11-29 23:41:45 · 37674 阅读 · 25 评论