vivado set up debug Clock Domain时钟选择

    在FPGA调试时经常会用到set up debug功能对开发板的引脚波或数据形进行分析,相比于例化ILA来说,set up debug更为便捷,只需要在我们所要观察的信号波形前面加上(*mark_debug = true*)即可,不需要调用ila IP核。

在这里插入图片描述
但是在综合之后,set up debug往往只有一个系统时钟提供选择,clock domain只能选板子输入时钟(例如50兆),这个时钟作为参考时钟肯定是不可以的,采样时钟频率太高,虽然有波形产生,但是采集的信号基本没有变化,所以在此基础上需要数字分频产生一个低频时钟信号。比如下面例子
module time_adv_even #(
parameter N = 5,
parameter WIDTH = 7
)
(
input clk,
input rst,
output reg clk_out
);

reg [WIDTH:0]counter;
always @(posedge clk or negedge rst) begin
if (rst == 1’b0) begin
// reset
counter <= 0;
end
else if (counter == N-1) begin
counter <= 0;
end
else begin
counter <= counter

评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值