建立时间和保持时间简述

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在数字电路时序分析设计中，我们经常会看到建立时间和保持时间，首先我们使用最白话的语言解释一下什么是建立时间，什么是保持时间：

建立时间：在时钟沿到来之前，输入数据需要提前准备好的时间。

保持时间：在时钟沿触发之后输入数据需要保持不变的时间。

建立时间和保持时间都是为了输出的正确性而存在的。

而在有时钟信号控制的寄存器中，由于存储器内部有时钟和时钟取反的两个共同控制着，而时钟取反和时钟信号不可避免的会发生时钟重叠。（0-0重叠和1-1重叠），在这两种时钟重叠时，传输门逻辑和传输管逻辑的寄存器都会发生错误（应该关断的器件导通了）。为了保证数据的准确性，我们才确定建立时间和保持时间。