5.2 SR锁存器

 

5.2 SR锁存器

SR锁存器 (Set-Reset Latch) 是静态存储单元当中最基本、也是电路结构最简单的一种。通常它由两个或非门或者与非门组成。图5.2.1(a)中给出了用两个或非门组成的SR锁存器的电路。

基本原理

第三章里讲过的各种门电路虽然都有两种不同的输出状态（高、低电平，亦即1和0），但都不能自行保持。例如在图5.2.1(a)所示的电路中，如果只有一个或非门G₁，那么当另一个输入端接低电平时，输出的高、低电平将随输入的高、低电平而改变。因此，它不具备记忆功能。

如果用另一个或非门G₂将输出反相（同时将G₂的另一个输入端接低电平），则G₂的输出将与G₁同相。现将G₂的输出接回G₁的另一个输入端，这时即使原来加在输入端上的信号消失了，G₁和G₂的状态也能保持下去。这样就得到了图5.2.1(a)中由两个或非门所组成的SR锁存器电路。

电路结构与符号

由于G₁和G₂在电路中的作用完全相同，所以习惯上将电路画成图5.2.1(b)所示的对称形式。Q和Q'称为输出端，并且定义Q=1, Q'=0为锁存器的1状态；Q=0, Q'=1为锁存器的0状态。S₀称为置位端或置1输入端，R₀称为复位端或置0输入端。根据正逻辑约定（高电平表示逻辑1状态，低电平表示逻辑0状态）可知：

• 当S₀=1, R₀=0时，Q=1, Q'=0。在S₀=1信号消失以后（即S₀回到0），由于有Q端的高电平接回到G₂的另一个输入端，因而电路的1状态得以保持。
• 当S₀=0, R₀=1时，Q=0, Q'=1。在R₀=1信号消失以后，电路保持0状态不变。
• 当S₀=R₀=0时，电路维持原来的状态不变。
• 当S₀=R₀=1时，Q=Q'=0，这既不是定义的1状态，也不是定义的0状态。而且，在S₀和R₀同时回到0以后无法断定锁存器将回到1状态还是0状态。因此，在正常工作时输入信号应遵守S₀R₀=0的约束条件，亦即不允许输入S₀=R₀=1的信号。

真值表

将上述逻辑关系列成真值表，就得到表5.2.1。因为锁存器新的状态Q'（也称为次态）不仅与输入状态有关，而且与锁存器原来的状态Q（也称为初态）有关，所以将Q也作为一个变量列入了真值表，并将Q称为状态变量，将这种含有状态变量的真值表称为锁存器的特性表（或功能表）。

表5.2.1 用或非门组成的SR锁存器的特性表：

S₀	R₀	Q (初态)	Q' (次态)
0	0	0	0
0	0	1	1
0	1	X	0
1	0	X	1
1	1	X	不定

SR锁存器也可以用与非门构成，如图5.2.2所示。这个电路是以低电平作为输入信号的，所以用S'和R'分别表示置1输入端和置0输入端。在图5.2.2(b)所示的图形符号上，用输入端的小圆圈表示用低电平作输入信号，或者称低电平有效。表5.2.2是它的特性表。

表5.2.2 用与非门组成的SR锁存器的特性表：

S'	R'	Q (初态)	Q' (次态)
1	1	0	0
1	1	1	1
1	0	X	1
0	1	X	0
0	0	X	不定

由于S'=R'=0时出现非定义的Q=Q'=1状态，而且当S'和R'同时回到高电平以后锁存器的状态难以确定，所以在正常工作时同样应当遵守S'R'=1的约束条件，即不应加以S'=R'=0的输入信号。

输入信号作用

在SR锁存器中，输入信号直接加在输出门上，所以输入信号在全部作用时间里（即S₀或R₀为1的全部时间），都能直接改变输出端Q和Q'的状态。正是由于这个缘故，也将S₀（S'）称为直接置位端，将R₀（R'）称为直接复位端，并且将这个电路称为直接置位、复位锁存器 (Set-Reset Latch)。

例子

【例5.2.1】在图5.2.3(a)所示的SR锁存器电路中，已知S'和R'的电压波形如图5.2.3(b)中所示，试画出Q和Q'端对应的电压波形。

解：

实质上这是一个用已知的R'和S'的状态确定Q和Q'状态的问题。只要根据每个时间区间里S'和R'的状态去查锁存器的特性表，即可找出Q和Q'的相应状态，并画出它们的波形图。

从图5.2.3(b)所示的波形图上可以看到，虽然在t1到t4期间输入端出现了S'=R'=0的状态，但由于S'首先回到了高电平，所以锁存器的次态仍是可以确定的。

图5.2.3 例5.2.1的电路和电压波形：

(a) 电路结构

(b) 电压波形图