使用与非门搭建RS和D锁存器

一、用与非门构造RS锁存器

（一）RS锁存器原理介绍

RS（Reset-Set）锁存器是一种基本的数字电路元件，用于存储一位二进制数据。它由两个异步输入信号组成，分别是复位（Reset）和设定（Set）。RS锁存器有时也被称为SR锁存器。

这种锁存器有两个输出，一个是Q输出，表示当前存储的数据，另一个是Q'输出，表示Q输出的补码。这两个输出的状态由输入信号的组合决定。

1.输入信号：

Set（S）输入： 当S为高电平时，设置Q为1。

Reset（R）输入： 当R为高电平时，复位Q为0。

2.输出信号：

Q输出： 表示锁存器当前存储的值。

Q'输出： 是Q的补码，即Q的反值。

3.工作原理：

当S输入为高电平（1）时，Q被设置为1。

当R输入为高电平（1）时，Q被复位为0。

当S和R同时为低电平（0）时，锁存器保持当前状态，不发生变化。

当S和R同时为高电平（1）时，锁存器的行为是未定义的，因为两个输入都在试图推动输出的状态。

4.不稳定状态：

当S和R同时为低电平（0）时，RS锁存器可能处于不稳定状态，因此在实际电路中，应该避免这种情况。

5.时序问题：

RS锁存器是异步的，即它对输入的变化没有时钟信号的依赖。这也导致了一些时序问题，例如输入信号的瞬时变化可能导致不确定的输出。

（二）实验电路图

（三）在Logisim中实现仿真测试

（四）真值表

逻辑功能表

R	S	Q	功能说明
0	0	d	不定
0	1	0	置0
1	0	1	置1
1	1	Q	不变

使用logisim测试，符合其功能图表，再搭建实验测试电路实验是否符合。

（五）电路图搭建

（六）注意条件

保证R—S触发器正常工作必须满足的条件：RS不能同时为0。

R-S触发器结论：

（1）不论现阶段状态如何

在R端施加低电平能将现态强制性地转换到“0”态;在S端施加低电平能将现态强制性地转换到“1”态;R和S不能同时施加低电平。

  (2) R和S端的有效电平为低电平

二、用与非门构造D型触发器

前面RS触发器当输入R=1，S=1的情况时，输出是不确定的状态，这种情况比较棘手。因此为了解决这个问题，又引入了D触发器。

（一）D型触发器原理介绍

D型触发器（D Flip-Flop）是数字电路中常用的触发器类型，用于存储一位二进制数据。它有一个时钟输入，一个数据输入（D），和两个输出：Q和Q'。D型触发器在数字系统中广泛应用，尤其在时序电路和存储器中。以下是D型触发器的基本原理：

1.输入信号：

时钟输入（CLK）： 时钟信号用于同步触发器的操作，触发器只在时钟的上升或下降沿（取决于触发器类型）时响应输入信号。

数据输入（D）： 表示要存储的二进制数据。

2.输出信号：

Q输出： 表示触发器当前存储的值。

Q'输出： 是Q的补码，即Q的反值。

3.工作原理：

当时钟信号发生变化（上升沿或下降沿，具体取决于触发器设计），触发器根据数据输入（D）的状态来更新存储的值。

如果D为高电平，Q将被设置为1。

如果D为低电平，Q将被清零。

如果时钟信号没有发生变化，触发器保持之前的状态。

4.时钟边沿：

D型触发器的工作通常与时钟的上升沿或下降沿相关。这是为了确保在时钟信号变化的瞬间进行数据传输，以避免时序问题。

5.稳态：

D型触发器是稳态触发器，它只在时钟信号发生变化时才响应输入。这有助于避免由于输入信号瞬时变化而引起的问题。

6.应用：

D型触发器被广泛应用于时序电路、寄存器、存储器等数字电路中。它们是构建更复杂的数字系统的基本构建块。

7.时序图：

时序图是一种图形表示，显示触发器在时钟信号下如何响应数据输入的变化。时序图有助于理解触发器在不同情况下的行为。

（二）电路图

 

（三）仿真测试

（四）真值表

D型锁存器真值表

C	D	Q	Q'
1	0	0	1
1	0	1	0
0	x	状态不变	状态不变

（五）维持阻塞D触发器