需求说明:Verilog设计
内容 :华为verilog典型电路设计
来自 :时间的诗
学习路上,单打独斗心里总是没底的,所以身边需要有同行者,最近三个月
公司没有同行,只能以经典教程为友,强化自己的代码设计能力。很多概念在不
落实到代码上时,都会显得特别空洞,不够深刻,哪怕是简单的FIFO,双口RAM,
异步时钟处理,状态机模型都需要反复推敲,才能熟练掌握,在使用时,知其然,
知其所以然。
科研需要项目经验,需要真刀实枪的战场,需要纠结、困惑最终才能练就一身
好本领。在此过程中,作为菜鸟,要沉得住气,积极进取,记住每一次无知引来的
尴尬,记住师长的提携,这些都是我们坚持的勇气。
写一个自己最近很喜欢的句子,与同在路上的你们共勉!
“永远青春、永远热泪盈眶、永远满怀希望”