FPGA基础知识23(Verilog中条件编译命令_`ifdef、`else、`endif_用法)

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Verilog 中条件编译命令 `ifdef 、 `else 、 `endif 用法
一般情况下， Verilog HDL源程序中所有的行都参加编译。但是有时候希望
对其中的一部份内容只有在条件满足的时候才进行编译， 也就是对一部分内容指
定编译的条件， 这就是“条件编译”。

 

有时， 希望当满足条件时对一组语句进行
编译，当条件不满足时则对另外一组语句进行编译。

 

条件编译命令的几种形式：
（ 1） ` ifdef 宏名（标识符）
程序段 1
`else
程序段 2
`endif
它的 作用是当宏名已经被定义过（此处需要采用 `define 命令定义），则对
程序段１进行编译， 程序段２将被忽略； 否则编译程序段２， 程序段１将被忽落。
其中 `else 部分可以没有，即：
（２） ` ifdef 宏名（标识符）
程序段１
`endif
这里的“宏名”是一个 Verilog HDL 的标识符， “程序段”可以是 Verilog
HDL语句组，也