7nm Cortex-A53 项目学习经验合集
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比鹅盖儿茨·董
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7nm项目——floorplan
cell出pin依赖于M1 track小箭头。value值是以后摆放st cell 依据。pin和track对齐,颜色也对上。原创 2023-08-10 23:16:14 · 138 阅读 · 0 评论 -
7nm项目——CTS步骤重点解析
clock buffer / inverter的area (功耗) (好的clock tree 不仅是时序的问题 还涉及 clock power ,EM , IR Drop 问题,不同clock check等)实验小试:1.可以再把target skew调整 2.再换换inverter buffer(s clock 比较balance)类型。根据SDC来的,MMMC文件里有一个mode,有时候可能有多个SDC,所以一定要确保时钟树定义是全的。一、时钟树的定义在哪里?二、时钟树的目标看什么?原创 2023-08-20 19:03:26 · 355 阅读 · 0 评论 -
7nm项目——route&routeopt步骤和重点解析
如果在route或者route_opt加入可能会将原有优化timing绕线破坏掉,或者由于decap M1 pin可能引入新的DRC,所以需要route_detail -incremental。主要用在驱动比较大的cell output pin上,因为可以让output load一层层叠上去,有利于其长距离走线带来时序的好处,也有EM的好处,缺点是带来绕线资源浪费。如果在route之前加入decap 工具选择优化的时候没有较多空位移动cell或者插buffer 优化timing效果可能会不好。原创 2023-08-26 19:03:35 · 325 阅读 · 1 评论 -
7nm项目——读入网表和floorplan定义
二、floorplan初步摆放macro。写出hard macro def。抓取出这一类的SRAM。2.SRAM选中和分类。原创 2023-08-07 21:13:02 · 180 阅读 · 1 评论 -
TSMC 7nm Cortex-A53——merge 和 fill 解析与常用PV工具介绍
金属的密度在不同位置可能不同,不同的金属密度可能导致刻蚀对金属线产生不同影响,为保证所有金属线周围的环境相似,引入metal fill的概;metal fill会在空旷位置填充金属块,先进工艺不仅在金属层需要fill,部分底层layer也要fill。增大了金属线寄生电容 -- delay --- timing。FEOL FILL:底层layer的fill。BEOL FILL:金属层的fill。原创 2023-09-11 11:37:30 · 169 阅读 · 0 评论